ADC3683-SP 是一款低延遲、低噪聲和超低功耗 18 位 65MSPS 高速雙通道 ADC。該ADC專為實現(xiàn)最佳噪聲性能而設計，可提供?160dBFS/Hz的噪聲頻譜密度以及出色的線性度和動態(tài)范圍。ADC3683-SP 提供直流精度和 IF 采樣支持，可實現(xiàn)各種應用的設計。低延遲架構（低至 1 個時鐘周期延遲）和高采樣率也支持高速控制環(huán)路。ADC在65Msps時僅消耗84mW/ch（使能1/2擺幅），功耗隨采樣率而變化。
*附件：adc3683-sp.pdf

該器件使用串行LVDS（SLVDS）接口輸出數(shù)據(jù)，從而最大限度地減少數(shù)字互連的數(shù)量。該器件還集成了數(shù)字下變頻器 （DDC），有助于降低數(shù)據(jù)速率并降低系統(tǒng)功耗。ADC3683-SP 與 14 位、125MSPS、ADC3664-SP 引腳兼容。該器件采用 64 引腳 CFP 封裝 （10.9mm x 10.9mm），支持 ?55°C 至 +125°C 的溫度范圍。

特性

• 篩查和輻射性能：
  • QMLV 篩選和可靠性
  • 總電離劑量（TID）：300krad（Si）
  • 單事件閂鎖 （SEL）：75MeV-cm2/mg
• 環(huán)境溫度范圍：-55°C 至 105°C
• 雙通道ADC
• 18 位 65MSPS
• 本底噪聲：-160dBFS/Hz
• 低功耗和優(yōu)化的功率縮放：
  • 64mW/通道 （10MSPS）
  • 84mW/通道 （65MSPS）
• 延遲：
  • 1 Wire模式下1個時鐘周期
  • 2線模式下2個時鐘周期
• 18 位，無缺失碼
• INL：±7LSB，DNL：±0.7LSB
• 內部或外部參考
• 輸入帶寬：200MHz （-3dB）
• 可選數(shù)字下變頻器 （DDC）：
  • 真實或復抽取
  • 抽取 2、4、8、16 和 32
  • 32 位 NCO
• 串行LVDS（SLVDS）接口（2線、1線和1/2線）
• 頻譜性能 （FIN = 5MHz）：
  • 信噪比：83.6dBFS
  • SFDR：87.1dBc
  • 非 HD23：102dBC

參數(shù)

方框圖

一、產品概述

ADC3683-SP 是德州儀器推出的一款抗輻射保障型（Radiation-Hardness-Assured）雙通道高速模擬 - to - 數(shù)字轉換器（ADC），文檔編號 SBASAB5A，2024 年 3 月首次發(fā)布，12 月修訂。該器件具備 18 位分辨率，最高采樣速率達 65MSPS，以低延遲、低噪聲、超低功耗為核心優(yōu)勢，專為太空應用設計，可滿足光學成像載荷、雷達成像載荷、衛(wèi)星通信載荷等場景對高可靠性與高性能的需求，支持 -55°C 至 105°C 寬工作溫度范圍，采用 64 引腳陶瓷扁平封裝（HBP，10.9mm×10.9mm），且與 14 位 125MSPS 的 ADC3664-SP 引腳兼容。

二、核心特性

（一）抗輻射與可靠性

• 總電離劑量（TID） ：300krad（Si），可承受太空環(huán)境中的長期輻射暴露。
• 單粒子鎖定（SEL） ：75MeV-cm2/mg，降低太空單粒子事件導致的器件鎖定風險。
• 篩選與質量 ：符合 QML-V 篩選標準，支持單一制造 / 組裝 / 測試站點生產，具備晶圓批次追溯能力，產品生命周期長；工程樣片（如 ADC3683HBP/EM）僅用于非飛行原型驗證，無老化測試，不適用飛行場景。

（二）關鍵性能參數(shù)

1. 精度與噪聲
   • 18 位分辨率，無失碼，微分非線性（DNL）±0.7LSB，積分非線性（INL）±7LSB（典型值）；
   • 噪聲性能優(yōu)異，噪聲基底（Noise Floor）低至 -160dBFS/Hz，5MHz 輸入時信噪比（SNR）典型值 83.6dBFS，無雜散動態(tài)范圍（SFDR）典型值 87.1dBc，排除二次 / 三次諧波后的雜散抑制（Non HD23）達 102dBc。
2. 功耗與延遲
   • 超低功耗且支持功率縮放：10MSPS 時每通道功耗 64mW，65MSPS 時每通道 84mW（使能 1/2 擺幅模式），全局掉電模式功耗僅 8-10mW；
   • 低延遲架構：1 線模式下延遲 1 個時鐘周期，2 線模式下 2 個時鐘周期，適用于高速控制環(huán)路。
3. 輸入與接口
   • 模擬輸入帶寬 200MHz（-3dB），差分輸入滿量程 3.2Vpp，共模電壓 0.95V，支持 AC/DC 耦合；
   • 串行 LVDS（SLVDS）接口，支持 2 線、1 線、1/2 線三種模式，最高 lane 速率 1Gbps，可減少數(shù)字互連數(shù)量；
   • 可選內部 / 外部 1.6V 參考電壓，外部參考模式下漂移更低（68ppm/°C），適配高精度場景。
4. 數(shù)字信號處理（DSP）
   • 集成數(shù)字下變頻器（DDC），支持實 / 復數(shù)抽?。ǔ槿”稊?shù) 2、4、8、16、32），32 位數(shù)控振蕩器（NCO）用于復數(shù)混頻；
   • 支持通道平均功能，可將兩路 ADC 輸出平均以降低非相關噪聲，提升 SNR 約 3dB；
   • 可選輸出擾碼器（僅 2 線模式），優(yōu)化數(shù)據(jù)傳輸特性，輸出分辨率可配置（14/16/18/20 位）。

三、器件信息

（一）型號詳情

（二）封裝與熱特性

• 封裝規(guī)格 ：64 引腳陶瓷扁平封裝（CFP/HBP），尺寸 10.9mm×10.9mm，最大高度 3.53mm，焊球直徑 0.27±0.17mm，采用金鍍層，支持焊料浸涂；
• 熱學參數(shù) ：結到環(huán)境熱阻（RθJA）28.4°C/W，結到頂部外殼熱阻（RθJC (top)）12.0°C/W，結到板熱阻（RθJB）14.1°C/W，需通過散熱焊盤（DAP）接地以優(yōu)化散熱。

四、電氣規(guī)格

（一）電源與電流

• 推薦電源電壓 ：模擬電源（AVDD）、接口電源（IOVDD）均為 1.8V（范圍 1.75-1.85V）；
• 電流特性 ：65MSPS 時，AVDD 電流（內部參考）典型 69mA，外部參考 63-83.5mA；IOVDD 電流（2 線模式）典型 41mA，1/2 擺幅模式下降至 34mA；掉電模式總功耗 8-10mW。

（二）直流特性（TA=25°C，65MSPS）

（三）交流特性（TA=25°C，65MSPS）

（四）時序特性

• 孔徑延遲（tAD） ：0.85ns，孔徑抖動（tA）180fs（方波時鐘）；
• 數(shù)據(jù)延遲 ：1 線模式 1 個時鐘周期，2 線模式 2 個時鐘周期，使能 DDC 時延遲隨抽取倍數(shù)增加（如抽取 2 時 21-22 個周期）；
• SPI 接口 ：最高時鐘頻率 20MHz，SEN 建立時間 11ns，SDIO 保持時間 11ns。

五、功能描述

（一）模擬輸入與時鐘

1. 模擬輸入 ：差分輸入設計，支持 AC/DC 耦合，需外部提供 0.95V 共模電壓（VCM 引腳可輸出該電壓供外部電路參考）；建議搭配采樣毛刺濾波器（如 0-30MHz 用 180nH 電感 + 100pF 電容，30-70MHz 用 120nH 電感 + 82pF 電容），減少采樣噪聲。
2. 時鐘輸入 ：支持差分 / 單端時鐘，差分模式需 AC 耦合，單端模式需 DC 耦合（共模 0.9V）；時鐘頻率范圍 1-65MHz，差分輸入電壓 0.5-1Vpp，占空比 40%-60%；采樣率低于 30MSPS 時可關閉內部 DLL，將信號采集時間從 25% 時鐘周期提升至 50%。

（二）參考電壓

• 內部參考 ：1.6V 內置參考，輸出阻抗 8Ω，需在 VREF 與 REFGND 間并聯(lián) 10μF+0.1μF 去耦電容，增益漂移 242ppm/°C；
• 外部參考 ：支持 1.6V 外部參考輸入，輸入電流 0.35mA，輸入阻抗 5.3kΩ，適用于更高精度需求場景；
• 選擇方式 ：可通過 CTRL 引腳（電壓 > 1.7V 選外部，0.5-0.7V 選內部，<0.1V 選內部 + 單端時鐘）或 SPI 寄存器（0x0E 寄存器 REF_SEL 位）配置。

（三）數(shù)字接口與數(shù)據(jù)路徑

1. SLVDS 接口
   • 支持 2 線（每通道 2 個 lane）、1 線（每通道 1 個 lane）、1/2 線（兩通道復用 1 個 lane）三種模式，輸出序列化因子隨分辨率變化（如 18 位 2 線模式序列化 9 倍，數(shù)據(jù)速率 65×9=585Mbps）；
   • 輸出共模電壓 0.85-1.15V，差分輸出電壓 0.585-0.785mVpp，支持半擺幅模式（降低 LVDS 耦合噪聲，優(yōu)化 SNR）。
2. 數(shù)據(jù)格式與測試模式
   • 輸出數(shù)據(jù)默認二進制補碼，可通過 SPI（0x8F/0x92 寄存器 FORMAT 位）配置為偏移二進制；
   • 支持測試模式：斜坡模式（步長可編程）、恒定模式（自定義 18 位碼型），可替換 ADC 或 DDC 輸出數(shù)據(jù)，用于系統(tǒng)調試。

（四）數(shù)字下變頻器（DDC）

1. 抽取與濾波 ：支持實抽取（無混頻）與復數(shù)抽?。ê?NCO 混頻），抽取倍數(shù) 2-32，內部以 20 位分辨率運算避免量化損失；實抽取輸出帶寬為采樣率的 0.4 倍（如 65MSPS 抽取 8 時帶寬 3.25MHz），復數(shù)抽取輸出帶寬為采樣率的 0.8 倍（如 65MSPS 抽取 8 時帶寬 6.5MHz）。
2. NCO 特性 ：32 位頻率控制字（FCW），頻率范圍 -FS/2 至 FS/2，通過公式 FCW**=FNCO ? ×232**/FS? 計算，更新頻率后需觸發(fā) NCO 復位（0x26 寄存器 NCO0_RES/NCO1_RES 位）或 SYNC 信號生效。
3. 同步（SYNC） ：PDN/SYNC 引腳可配置為同步輸入，同步信號需至少 256 個時鐘周期寬，用于多器件時鐘 divider 與 NCO 相位同步。

（五）SPI 控制

• 接口引腳 ：SEN（片選，低有效）、SCLK（時鐘）、SDIO（數(shù)據(jù)輸入 / 輸出），支持 24 位字長讀寫，時鐘頻率最高 20MHz；
• 核心配置寄存器 ：包括接口模式（0x07 寄存器 IF_MODE_SEL）、分辨率（0x1B 寄存器 RES_SEL）、DDC 使能與抽取倍數(shù)（0x24/0x25 寄存器）、NCO 頻率（0x2A-0x2D/0x31-0x34 寄存器）等；
• 配置流程 ：需先配置接口模式與分辨率，加載 E-fuse 位映射（0x13 寄存器 FUSE_LD 位），再配置 DDC、擾碼器等功能，確保時序與功能兼容。

六、應用設計指南

（一）電源設計

• 電源架構 ：推薦 “開關穩(wěn)壓器 + LDO” 組合（如 TPS7H4002-SP 開關穩(wěn)壓器 + TPS7A4501-SP LDO），或直接使用低噪聲開關穩(wěn)壓器；AVDD 與 IOVDD 需獨立供電，避免數(shù)字噪聲耦合至模擬電路；
• 去耦設計 ：AVDD/IOVDD 引腳旁需并聯(lián) 10μF+0.1μF 陶瓷電容，VREF 引腳旁并聯(lián) 10μF+0.1μF 電容，均需靠近引腳放置。

（二）PCB 布局

1. 關鍵信號布線
   • 模擬輸入（AINP/M、BINP/M）與時鐘（CLKP/M）采用 100Ω 差分布線，長度匹配（誤差 < 5mil），避免過孔，遠離數(shù)字信號；
   • LVDS 輸出（DA0/1、DB0/1）采用 100Ω 緊密耦合差分布線，與模擬區(qū)域保持距離，減少耦合噪聲。
2. 接地與散熱 ：模擬地（GND）與接口地（IOGND）單點連接，散熱焊盤（DAP）直接接地，PCB 堆疊建議在電源層與信號層間增加接地層，降低串擾。

（三）初始化流程

1. 上電：同時施加 AVDD 與 IOVDD，內部參考需 2ms 穩(wěn)定；
2. 配置 CTRL 引腳與時鐘：確定參考源與時鐘類型，施加采樣時鐘；
3. 復位與校準：觸發(fā)硬件復位（RESET 引腳高電平≥1μs），復位釋放后等待約 200000 個時鐘周期完成內部校準；
4. SPI 配置：按需求配置接口、分辨率、DDC 等功能。

七、器件與文檔支持

1. 文檔更新 ：可通過 TI 官網(wǎng)產品文件夾訂閱通知，獲取文檔修訂信息，2024 年 12 月修訂版主要移除了 5962F2320401VXC 的 “產品預覽” 標注，修正了設計流程描述。
2. 技術支持 ：提供 TI E2E? 論壇獲取設計幫助，參考設計與安全信息可通過官網(wǎng)資源庫下載。
3. ESD 警示 ：器件易受靜電損壞，需遵循 JEDEC 標準（HBM 1000V，CDM 250V）進行防護。