在電子工程師的日常工作中，模擬 - 數(shù)字轉(zhuǎn)換器（ADC）是至關(guān)重要的組件，它能將模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，廣泛應(yīng)用于各類電子設(shè)備中。今天，我們就來深入探討德州儀器（TI）推出的兩款高性能18位ADC——ADS1625和ADS1626。

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一、產(chǎn)品概述

二、關(guān)鍵特性

（一）電氣特性

這兩款A(yù)DC的電氣特性十分出色。在輸入信號(hào)方面，不同dBFS對(duì)應(yīng)的差分輸入電壓范圍明確，如0dBFS時(shí)為±1.467VREF， - 2dBFS時(shí)為±1.165VREF等。動(dòng)態(tài)性能上，在不同輸入頻率和dBFS條件下，信噪比、總諧波失真、信噪失真比（SINAD）和無(wú)雜散動(dòng)態(tài)范圍（SFDR）等指標(biāo)表現(xiàn)優(yōu)異。例如，在fIN = 10kHz、 - 2dBFS時(shí)，信噪比可達(dá)93dB，總諧波失真為 - 101dB。

（二）電源要求

ADS1625/6采用三種電源供電：模擬電源（AVDD）為 + 5V，數(shù)字電源（DVDD）為 + 3V，數(shù)字I/O電源（IOVDD）范圍為 + 2.7V至 + 5.25V。每個(gè)電源都需要進(jìn)行適當(dāng)?shù)娜ヱ钐幚?，建議在每個(gè)電源引腳附近放置1μF和0.1μF的陶瓷電容，以確保最佳性能。

（三）時(shí)鐘輸入

ADC需要外部時(shí)鐘信號(hào)輸入到CLK引腳，該時(shí)鐘信號(hào)控制調(diào)制器的采樣。為保證最佳性能，建議使用晶體時(shí)鐘振蕩器作為CLK源，同時(shí)要避免CLK輸入出現(xiàn)過多振鈴。不同輸入信號(hào)頻率和幅度對(duì)時(shí)鐘源抖動(dòng)有不同的最大允許值，例如在500kHz、 - 2dB時(shí)，最大允許時(shí)鐘源抖動(dòng)（RMS）為7ps。

三、引腳功能與應(yīng)用

（一）引腳分配

ADS1625/6的引腳具有明確的功能。模擬輸入引腳AINP和AINN用于測(cè)量差分信號(hào)，參考輸入引腳VREFN、VREFP和VMID用于設(shè)置參考電壓，CLK引腳用于輸入時(shí)鐘信號(hào)，DOUT[17:0]用于輸出18位數(shù)據(jù)等。

（二）輸入電路與驅(qū)動(dòng)

ADS1625/6采用開關(guān)電容電路來測(cè)量輸入電壓，外部驅(qū)動(dòng)電路需要能夠處理內(nèi)部開關(guān)電容帶來的負(fù)載。為實(shí)現(xiàn)最佳性能，模擬輸入必須采用差分驅(qū)動(dòng)方式，輸入信號(hào)的推薦共模電壓為2.0V。同時(shí)，要注意輸入信號(hào)的絕對(duì)電壓范圍，避免超出規(guī)定范圍導(dǎo)致性能下降。

（三）參考輸入

ADC可以使用內(nèi)部或外部參考電壓。使用外部參考時(shí)，將REFEN引腳置高，可節(jié)省約25mA的模擬電源電流。使用內(nèi)部參考時(shí)，將REFEN引腳置低，此時(shí)要確保參考引腳進(jìn)行良好的去耦處理。

四、數(shù)據(jù)處理與控制

（一）數(shù)據(jù)格式

輸出的18位數(shù)據(jù)采用二進(jìn)制補(bǔ)碼格式，正常工作時(shí)輸出代碼范圍在200A8h至1FF57h之間。當(dāng)輸入信號(hào)超出范圍時(shí)，輸出代碼會(huì)進(jìn)行限幅處理。

（二）數(shù)據(jù)檢索

數(shù)據(jù)檢索通過簡(jiǎn)單的并行接口進(jìn)行控制。DRDY輸出的下降沿表示有新數(shù)據(jù)可用，要激活輸出總線，CS和RD必須同時(shí)置低。在ADS1626啟用FIFO時(shí)，只有CS可以置低，RD需要進(jìn)行切換以操作FIFO。

（三）復(fù)位操作

ADS1625和禁用FIFO的ADS1626在RESET引腳置低時(shí)進(jìn)行異步復(fù)位，復(fù)位后需要等待46個(gè)DRDY周期，讓數(shù)字濾波器穩(wěn)定后再進(jìn)行數(shù)據(jù)檢索。啟用FIFO的ADS1626需要不同的復(fù)位序列，復(fù)位后根據(jù)FIFO級(jí)別不同，穩(wěn)定時(shí)間也有所不同。

五、FIFO功能（僅ADS1626）

ADS1626的FIFO緩沖器為數(shù)據(jù)存儲(chǔ)提供了靈活性。通過FIFO_LEV[2:0]引腳可以設(shè)置FIFO的級(jí)別，不同的設(shè)置對(duì)應(yīng)不同的FIFO緩沖器級(jí)別和DRDY周期。在使用FIFO時(shí)，要注意一些操作要點(diǎn)，如確保IOVDD = 3V，同步數(shù)據(jù)檢索與CLK，最小化DOUT[17:0]的負(fù)載等。

六、功耗控制與電源管理

（一）模擬功耗

通過在RBIAS引腳和模擬地之間連接外部電阻，可以設(shè)置模擬電流水平，從而控制模擬功耗。不同的CLK頻率對(duì)應(yīng)不同的推薦RBIAS電阻值，CLK頻率越低，模擬電流和功耗越低。

（二）電源關(guān)閉

當(dāng)不使用時(shí)，可以將PD引腳置低，使ADS1625/6進(jìn)入掉電模式，此時(shí)所有電路將關(guān)閉，包括電壓參考。退出掉電模式后，需要給參考電壓留出啟動(dòng)時(shí)間，內(nèi)部參考通常需要15ms，之后還需等待至少100個(gè)DRDY周期，讓調(diào)制器和數(shù)字濾波器穩(wěn)定后再進(jìn)行數(shù)據(jù)檢索。

七、PCB布局要點(diǎn)

由于ADS1625/6是高速、高分辨率的數(shù)據(jù)轉(zhuǎn)換器，PCB布局對(duì)其性能影響很大。關(guān)鍵電容要盡量靠近引腳放置，包括與模擬和參考輸入以及電源相連的電容。接地平面可以采用單公共平面或兩個(gè)獨(dú)立平面（模擬地和數(shù)字地），但要注意隔離電流流動(dòng)，避免干擾。同時(shí)，要保持驅(qū)動(dòng)電路的電阻值較低，避免數(shù)字輸出驅(qū)動(dòng)重負(fù)載，確保數(shù)字輸入信號(hào)干凈無(wú)振鈴。

八、應(yīng)用接口示例

ADS1625和ADS1626可以方便地與多種數(shù)字信號(hào)處理器（DSP）進(jìn)行接口，如TMS320C6000和TMS320VC5510。通過簡(jiǎn)單的連接方式，DSP可以控制ADC的數(shù)據(jù)讀取，實(shí)現(xiàn)高效的數(shù)據(jù)采集和處理。

ADS1625和ADS1626憑借其高性能、靈活的功能和良好的可操作性，在科學(xué)儀器、自動(dòng)化測(cè)試設(shè)備、數(shù)據(jù)采集、醫(yī)學(xué)成像等領(lǐng)域具有廣泛的應(yīng)用前景。作為電子工程師，我們?cè)谠O(shè)計(jì)過程中要充分考慮其各項(xiàng)特性和要求，以實(shí)現(xiàn)最佳的系統(tǒng)性能。大家在使用這兩款A(yù)DC的過程中遇到過哪些問題呢？歡迎在評(píng)論區(qū)分享交流。