CDCE706：高性能3 - PLL時(shí)鐘合成器的深度解析

在電子設(shè)計(jì)領(lǐng)域，時(shí)鐘合成器對于確保系統(tǒng)的穩(wěn)定運(yùn)行和精確計(jì)時(shí)起著至關(guān)重要的作用。今天，我們就來深入探討德州儀器（TI）的CDCE706可編程3 - PLL時(shí)鐘合成器/乘法器/分頻器，看看它有哪些獨(dú)特的特性和強(qiáng)大的功能。

文件下載：cdce706.pdf

一、CDCE706概述

CDCE706是目前市場上體積小巧但功能強(qiáng)大的PLL合成器/乘法器/分頻器之一。盡管其外形尺寸小，但靈活性極高，能夠根據(jù)給定的輸入頻率產(chǎn)生幾乎獨(dú)立的輸出頻率。輸入頻率可以來自LVCMOS、差分輸入時(shí)鐘或單個(gè)晶體，并且可以通過SMBus數(shù)據(jù)接口控制器選擇合適的輸入波形。

二、關(guān)鍵特性剖析

2.1 高性能PLL架構(gòu)

• 多PLL設(shè)計(jì)：CDCE706包含三個(gè)PLL，其中一個(gè)支持?jǐn)U頻時(shí)鐘（SSC）。PLL1、PLL2和PLL3設(shè)計(jì)用于高達(dá)300 MHz的頻率，并針對具有寬分頻因子的零ppm應(yīng)用進(jìn)行了優(yōu)化。
• 靈活的分頻設(shè)置：參考分頻器M和反饋分頻器N可分別設(shè)置為1到511（M分頻器）和1到4095（N分頻器）的值，結(jié)合可編程輸出開關(guān)矩陣和7位后置分頻器，能夠?qū)崿F(xiàn)幾乎任意的輸出頻率組合。
• 零ppm輸出時(shí)鐘誤差：深M/N分頻比允許從任何參考輸入頻率生成零ppm時(shí)鐘，確保了輸出時(shí)鐘的高精度。

2.2 豐富的輸入輸出選項(xiàng)

• 輸入兼容性：時(shí)鐘輸入可以接受晶體、單端LVCMOS或差分輸入信號。晶體頻率范圍為8 MHz至54 MHz，LVCMOS或差分輸入頻率最高可達(dá)200 MHz。
• 輸出靈活性：具有六個(gè)LVCMOS輸出，輸出頻率最高可達(dá)300 MHz。LVCMOS輸出可以編程為互補(bǔ)信號，并且可以通過可編程輸出開關(guān)矩陣自由選擇輸出頻率。

2.3 低EMI設(shè)計(jì)

• 擴(kuò)頻時(shí)鐘（SSC）：PLL2支持中心和向下擴(kuò)頻時(shí)鐘，這是一種降低電磁干擾（EMI）的常用技術(shù)。
• 可編程輸出擺率控制（SRC）：通過控制輸出擺率，進(jìn)一步降低系統(tǒng)EMI。

2.4 易于編程和配置

• EEPROM編程：無需施加高編程電壓即可對EEPROM進(jìn)行編程，并且可以通過SMBus數(shù)據(jù)接口輕松進(jìn)行在線編程。
• 多功能控制輸入：兩個(gè)可編程控制輸入S0/S1和A0/A1可用于用戶定義的控制信號，實(shí)現(xiàn)諸如PLL旁路、電源關(guān)閉、輸出使能/禁用等功能。

三、技術(shù)細(xì)節(jié)解讀

3.1 時(shí)鐘輸入模式

• 晶體振蕩器輸入：在晶體模式下，輸入頻率范圍為8 MHz至54 MHz。用戶需要添加外部電容器來匹配晶體的輸入負(fù)載電容，以確保穩(wěn)定的振蕩。
• 單端LVCMOS時(shí)鐘輸入：CLK_IN0和CLK_IN1可作為常規(guī)時(shí)鐘輸入引腳，最高驅(qū)動(dòng)頻率可達(dá)200 MHz。內(nèi)部時(shí)鐘選擇位或外部控制引腳S0/A0/CLK_SEL可用于選擇輸入時(shí)鐘。
• 差分時(shí)鐘輸入：支持差分信號輸入，最高驅(qū)動(dòng)頻率為200 MHz。差分輸入電壓的最小幅度為100 mV，差分共模輸入電壓范圍為200 mV至VCC - 0.6 V。

3.2 PLL配置與設(shè)置

• 速度模式選擇：PLL支持正常速度模式（80 MHz ≤ fVCO ≤ 200 MHz）和高速模式（180 MHz ≤ fVCO ≤ 300 MHz），可通過字節(jié)6的位[7:5]進(jìn)行選擇。
• 分頻器操作：分頻器M和N在內(nèi)部作為分?jǐn)?shù)分頻器工作，允許實(shí)現(xiàn)分?jǐn)?shù)分頻比以實(shí)現(xiàn)零ppm輸出時(shí)鐘誤差。在fVCO > 250 MHz時(shí)，建議僅使用N/M的整數(shù)因子。
• 旁路選項(xiàng)：每個(gè)PLL支持PLL旁路和VCO旁路兩種旁路選項(xiàng)，可根據(jù)需要靈活配置以滿足不同的應(yīng)用需求。

3.3 擴(kuò)頻時(shí)鐘（SSC）

• 調(diào)制類型：支持中心擴(kuò)展調(diào)制和向下擴(kuò)展調(diào)制，調(diào)制量可選擇±0.1%、±0.25%、±0.4%（中心擴(kuò)展）或1%、1.5%、2%、3%（向下擴(kuò)展）。
• 調(diào)制頻率：調(diào)制頻率（掃描速率）可在30 kHz至60 kHz之間選擇，根據(jù)VCO頻率和調(diào)制量進(jìn)行設(shè)置。

3.4 輸出開關(guān)矩陣

• 靈活的信號切換：輸出開關(guān)矩陣基于兩個(gè)開關(guān)組和六個(gè)后置分頻器，允許用戶將任何內(nèi)部時(shí)鐘信號源通過自由選擇的后置分頻器切換到六個(gè)輸出中的任何一個(gè)。
• 輸出狀態(tài)控制：輸出可以切換為活動(dòng)、低電平、高阻抗?fàn)顟B(tài)和/或180度相移，并且輸出擺率和輸出電壓可由用戶選擇。

四、性能指標(biāo)分析

4.1 輸出偏斜

輸出偏斜是時(shí)鐘分配電路中的重要參數(shù)，CDCE706在不同的電源電壓、工作溫度和輸出電壓擺幅下，輸出偏斜（tsk(0)）表現(xiàn)良好，在VCC = 2.5 V時(shí)典型值為130 ps，最大值為250 ps；在VCC = 3.3 V時(shí)典型值為130 ps，最大值為200 ps。

4.2 抖動(dòng)性能

抖動(dòng)是基于PLL的時(shí)鐘驅(qū)動(dòng)電路的主要參數(shù)之一。CDCE706的PLL和內(nèi)部電路設(shè)計(jì)旨在實(shí)現(xiàn)最低抖動(dòng)，峰 - 峰周期抖動(dòng)典型值僅為60 ps。通過VCO頻率選擇位，用戶可以選擇正常速度模式（80 MHz至200 MHz）或高速模式（180 MHz至300 MHz），以優(yōu)化抖動(dòng)性能。

4.3 噪聲抑制和相噪特性

• 交叉耦合和噪聲抑制：采用RFSiGe工藝技術(shù)設(shè)計(jì)，具有出色的線性度、低功耗、一流的噪聲性能和良好的片上組件間隔離特性，即使所有三個(gè)PLL都處于活動(dòng)狀態(tài)且所有輸出都開啟，噪聲抑制也遠(yuǎn)高于50 dB。
• 相噪特性：在高速通信系統(tǒng)中，PLL頻率合成器的相噪特性至關(guān)重要。CDCE706的環(huán)路帶寬約為100 kHz至250 kHz，不同的PLL參數(shù)設(shè)置會(huì)影響相噪特性。

五、應(yīng)用與編程

5.1 SMBus數(shù)據(jù)接口

CDCE706提供了遵循SMBus規(guī)范版本2.0的兩信號串行接口，通過該接口可以單獨(dú)啟用或禁用各種設(shè)備功能，如單個(gè)時(shí)鐘輸出緩沖器。時(shí)鐘設(shè)備寄存器的更改通常在系統(tǒng)初始化時(shí)進(jìn)行。

5.2 數(shù)據(jù)協(xié)議

支持字節(jié)寫、字節(jié)讀、塊寫和塊讀操作，數(shù)據(jù)傳輸遵循特定的協(xié)議和順序。在進(jìn)行EEPROM寫操作時(shí)，需要注意編程順序和狀態(tài)監(jiān)測。

5.3 多功能控制輸入

兩個(gè)用戶可定義的輸入引腳S0和S1可作為外部控制引腳或地址引腳，通過編程可以實(shí)現(xiàn)時(shí)鐘選擇、使能/禁用、設(shè)備電源關(guān)閉等功能，最多可將四個(gè)設(shè)備連接到同一SMBus。

六、總結(jié)

CDCE706以其高性能的PLL架構(gòu)、豐富的輸入輸出選項(xiàng)、低EMI設(shè)計(jì)和易于編程的特點(diǎn)，為電子工程師在時(shí)鐘設(shè)計(jì)方面提供了強(qiáng)大的工具。無論是在通信、計(jì)算機(jī)還是工業(yè)控制等領(lǐng)域，CDCE706都能夠滿足各種復(fù)雜的時(shí)鐘需求。在實(shí)際應(yīng)用中，工程師們可以根據(jù)具體的設(shè)計(jì)要求，靈活配置CDCE706的各項(xiàng)參數(shù)，以實(shí)現(xiàn)最佳的性能表現(xiàn)。

你在使用CDCE706的過程中遇到過哪些有趣的挑戰(zhàn)或有什么獨(dú)特的應(yīng)用經(jīng)驗(yàn)?zāi)?？歡迎在評論區(qū)分享交流！