CDCE937-Q1 和 CDCEL937-Q1：可編程 3-PLL VCXO 時鐘合成器的技術(shù)解析

在電子設(shè)計領(lǐng)域，時鐘合成器的性能對整個系統(tǒng)的穩(wěn)定性和功能實現(xiàn)起著至關(guān)重要的作用。今天，我們將深入探討 Texas Instruments 推出的 CDCE937-Q1 和 CDCEL937-Q1 可編程 3-PLL VCXO 時鐘合成器，了解它們的特性、應(yīng)用及設(shè)計要點。

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1. 器件特性亮點

1.1 汽車應(yīng)用資質(zhì)

這兩款器件均通過了 AEC-Q100 認(rèn)證，具有出色的溫度適應(yīng)性和 ESD 防護(hù)能力。其器件溫度等級 1 為 -40°C 至 125°C 的環(huán)境工作溫度范圍，HBM ESD 分類等級為 2，CDM ESD 分類等級為 C4B，能夠滿足汽車應(yīng)用的嚴(yán)苛要求。

1.2 靈活的可編程性

• 寄存器與 EEPROM：具備系統(tǒng)內(nèi)可編程性，擁有串行可編程的易失性寄存器和非易失性 EEPROM，可存儲用戶設(shè)置，方便進(jìn)行定制化應(yīng)用。
• 輸入時鐘概念：支持靈活的輸入時鐘，外部晶體頻率范圍為 8MHz 至 32MHz，片上 VCXO 的牽引范圍為 ±150ppm，還支持單端 LVCMOS 高達(dá) 160MHz 的輸入。
• 輸出頻率選擇：輸出頻率可自由選擇，最高可達(dá) 230MHz，能滿足多種不同應(yīng)用場景的需求。

1.3 低噪聲與高性能

• 低噪聲 PLL 核心：集成了 PLL 環(huán)路濾波器組件，具有低周期抖動（典型值為 60ps），能提供穩(wěn)定、低噪聲的時鐘信號。
• 獨立輸出電源引腳：CDCE937-Q1 支持 3.3V 和 2.5V 輸出電源，CDCEL937-Q1 支持 1.8V 輸出電源，可根據(jù)具體應(yīng)用進(jìn)行靈活配置。
• 靈活的時鐘驅(qū)動器：擁有三個用戶可定義的控制輸入 [S0/S1/ S2]，可用于選擇擴(kuò)頻時鐘（SSC）、頻率切換、輸出使能或電源關(guān)斷等功能。

1.4 其他特性

• 可編程 SSC 調(diào)制：支持可編程的 SSC 調(diào)制，可實現(xiàn) 0PPM 時鐘生成，有效降低電磁干擾（EMI）。
• 寬溫度范圍：工作溫度范圍為 -40°C 至 125°C，適用于各種惡劣環(huán)境。
• 開發(fā)與編程套件：提供 TI Pro-Clock? 開發(fā)和編程套件，方便進(jìn)行 PLL 設(shè)計和編程。

2. 應(yīng)用場景廣泛

CDCE937-Q1 和 CDCEL937-Q1 可應(yīng)用于多個汽車電子領(lǐng)域，如儀表盤、主機、導(dǎo)航系統(tǒng)和高級駕駛輔助系統(tǒng)（ADAS）等。在這些應(yīng)用中，它們能夠提供高精度的時鐘信號，確保系統(tǒng)的穩(wěn)定運行。

3. 詳細(xì)功能解析

3.1 功能概述

這兩款器件是基于模塊化鎖相環(huán)（PLL）的可編程時鐘合成器，可從單個輸入頻率生成多達(dá)七個輸出時鐘，節(jié)省了電路板空間和成本。同時，通過集成的可配置 PLL，每個輸出都可在系統(tǒng)內(nèi)編程為高達(dá) 230MHz 的任意時鐘頻率。

3.2 輸入與輸出

• 輸入：可接受外部晶體或 LVCMOS 時鐘信號。若使用外部晶體，片上負(fù)載電容通常能滿足大多數(shù)應(yīng)用需求，其值可在 0pF 至 20pF 之間編程。此外，還可選擇片上 VCXO，實現(xiàn)輸出頻率與外部控制信號的同步。
• 輸出：輸出頻率范圍廣，支持多種不同的輸出電源電壓，可根據(jù)具體應(yīng)用進(jìn)行選擇。

3.3 控制與編程

• 控制輸入：三個可編程控制輸入 S0、S1 和 S2 可用于控制設(shè)備的各種操作，如頻率選擇、SSC 參數(shù)調(diào)整、PLL 旁路、電源關(guān)斷等。
• 編程接口：支持通過 SDA 和 SCL 總線進(jìn)行編程，可實現(xiàn)字節(jié)寫入、字節(jié)讀取、塊寫入和塊讀取操作。同時，還支持非易失性 EEPROM 編程，方便進(jìn)行定制化應(yīng)用。

3.4 SSC 功能

所有 PLL 均支持 SSC（擴(kuò)頻時鐘），可采用中心擴(kuò)展或向下擴(kuò)展時鐘，有效降低電磁干擾（EMI）。通過調(diào)整 PLL 頻率和分頻器設(shè)置，內(nèi)部環(huán)路濾波器組件會自動調(diào)整，以實現(xiàn)每個 PLL 的高穩(wěn)定性和優(yōu)化的抖動傳輸特性。

4. 設(shè)計要點與注意事項

4.1 絕對最大額定值與推薦工作條件

在設(shè)計過程中，需嚴(yán)格遵守器件的絕對最大額定值，避免超出范圍導(dǎo)致器件損壞。同時，應(yīng)根據(jù)推薦工作條件進(jìn)行設(shè)計，以確保器件的正常運行和性能穩(wěn)定。

4.2 電源供應(yīng)

• 電源順序：使用外部參考時鐘時，應(yīng)先驅(qū)動 XIN/CLK 再使 (V{DD}) 上升，避免輸出不穩(wěn)定。若 (V{DDOUT}) 先于 (V{DD}) 施加，建議將 (V{DD}) 拉至 GND 直至 (V_{DDOUT}) 上升。
• 電源控制：器件的 1.8V 電源連接有上電控制電路，在 1.8V 電源達(dá)到足夠電壓之前，整個器件將保持禁用狀態(tài)。

4.3 布局設(shè)計

• 晶體布局：當(dāng)器件用作晶體緩沖器時，晶體的寄生參數(shù)會影響 VCXO 的牽引范圍。因此，應(yīng)將晶體單元盡可能靠近器件放置，并確保晶體端子到 Xin 和 Xout 的布線長度相同。
• 電源旁路電容：應(yīng)將電源旁路電容盡可能靠近器件引腳放置，并使用低阻抗連接將電容的另一側(cè)接地。
• 信號布線：在晶體及其布線區(qū)域，應(yīng)避免布線其他信號線，以防止噪聲耦合。

4.4 編程與配置

• EEPROM 編程：在進(jìn)行 EEPROM 編程時，需注意編程順序和狀態(tài)監(jiān)測。在編程過程中，SDA 和 SCL 總線不能發(fā)送數(shù)據(jù)，但可進(jìn)行讀取操作。
• 控制引腳設(shè)置：S1/SDA 和 S2/SCL 引腳為雙功能引腳，可通過設(shè)置 EEPROM 中的相關(guān)位將其編程為控制引腳。但設(shè)置為控制引腳后，串行編程接口將不再可用。

5. 總結(jié)

CDCE937-Q1 和 CDCEL937-Q1 可編程 3-PLL VCXO 時鐘合成器具有豐富的特性和廣泛的應(yīng)用場景，為電子工程師提供了靈活、高性能的時鐘解決方案。在設(shè)計過程中，需充分考慮器件的特性和設(shè)計要點，以確保系統(tǒng)的穩(wěn)定性和可靠性。大家在實際應(yīng)用中遇到過哪些問題呢？歡迎在評論區(qū)分享交流。