Tcl對圖形化的補充

相信對大部分FPGA工程設計人員來說，圖形化界面仍舊是最熟悉的操作環(huán)境，也是設計實現(xiàn)的首選。在Xilinx推出全面支持Tcl的Vivado后，這一點依然沒有改變，但我們要指出的是，即使是在圖形化界面上跑設計，仍然可以充分利用Tcl的優(yōu)勢。在Vivado IDE 上運行Tcl腳本主要有以下幾個渠道。

Tcl Console

Vivado IDE的最下方有一個Tcl Console，在運行過程中允許用戶輸入Tcl/XDC命令或是source預先寫好的Tcl腳本，返回值會即時顯示在這個對話框。

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舉例來說，設計調(diào)試過程中，需要將一些約束應用在某些網(wǎng)表目標上（具體可參照《Tcl在Vivado中的應用》所示），推薦的做法就是在IDE中打開.dcp然后在Tcl Console中輸入相應的Tcl/XDC命令，驗證返回值，碰到問題可以直接修改，直到找到正確合適的命令。然后可以記錄這些命令，并存入XDC文件中以備下次實現(xiàn)時使用。

還有一種情況是，預先讀入的XDC中有些約束需要修改，或是缺失了某些重要約束。不同于ISE中必須修改UCF重跑設計的做法，在Vivado中，我們可以充分利用Tcl/XDC的優(yōu)勢， 在Tcl Console中輸入新的Tcl/XDC，無需重跑設計，只要運行時序報告來驗證。當然，如果能重跑設計，效果會更好，但是這種方法在早期設計階段提供了一種快速進行交互式驗證的可能，保證了更快地設計迭代，大大提升了效率。

另外，通過某些Tcl命令（例如show_objects、select_objects等等）的幫助，我們還可以利用Tcl Console與時序報告、RTL和門級網(wǎng)表以及布局布線后的網(wǎng)表之間進行交互調(diào)試，極大發(fā)揮Vivado IDE的優(yōu)勢。

Hook Scripts

Vivado IDE中內(nèi)置了tcl.pre和tcl.post，用戶可以在Synthesis和Implementation的設置窗口中找到。設計實現(xiàn)的每一步都有這樣兩個位置可供用戶加入自己的Tcl腳本。

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tcl.pre 表示當前這步之前Vivado會主動source的Tcl腳本，tcl.post 表示這步之后會source的腳本。Tcl腳本必須事先寫好，然后在上圖所示的設置界面由用戶使用彈出窗口指定到腳本所在位置。

這些就是所謂的“鉤子”腳本，正是有了這樣的腳本，我們才得以在圖形化界面上既享有一鍵式執(zhí)行的便利，又充分利用Tcl帶來的擴展性。比較常見的使用場景是，在某個步驟后多產(chǎn)生幾個特別的報告，或是在布線前再跑幾次物理優(yōu)化等。

Customer Commands

Vivado IDE中還有一個擴展功能，允許用戶把事先創(chuàng)建好的Tcl腳本以定制化命令的方式加入圖形化界面，成為一個按鈕，方便快速執(zhí)行。這個功能常常用來報告特定的時序信息、修改網(wǎng)表內(nèi)容、實現(xiàn)ECO等等。

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用Tcl定制實現(xiàn)流程

綜上所述，標準的FPGA設計實現(xiàn)流程完全可以通過Vivado IDE一鍵式執(zhí)行，如果僅需要少量擴展，通過前述鉤子腳本等幾種方法也完全可以做到。若是這些方法都不能滿足需求，還可以使用Tcl腳本來跑設計，從而實現(xiàn)設計流程的全定制。

注：以下討論的幾種實現(xiàn)方案中僅包含后端實現(xiàn)具體步驟的區(qū)別，而且只列出非工程模式下對應的Tcl命令。

下圖所示是Vivado中設計實現(xiàn)的基本流程，藍色部分表示實現(xiàn)的基本步驟（盡管 opt_design 這一步理論上不是必選項，但仍強烈建議用戶執(zhí)行），對應Implementation的Default策略。黃色部分表示可選擇執(zhí)行的部分，不同的實現(xiàn)策略中配置不同。

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這里不會討論那些圖形化界面中可選的策略，不同策略有何側(cè)重，具體如何配置我們將在另外一篇關于Vivado策略選擇的文章中詳細描述。

我們要展示的是如何對設計流程進行改動來更好的滿足設計需求，這些動作往往只能通過Tcl腳本來實現(xiàn)。

充分利用物理優(yōu)化

物理優(yōu)化即 phys_opt_design 是在后端通過復制、移動寄存器來降扇出和retiming，從而進行時序優(yōu)化的重要手段，一般在布局和布線之間運行，從Vivado 2014.1開始，還支持布局后的物理優(yōu)化。

很多用戶會在Vivado中選中phys_opt_design，但往往不知道這一步其實可以運行多次，并且可以選擇不同的directive來有側(cè)重的優(yōu)化時序。

比如，我們可以寫這樣一個Tcl腳本，在布局后，使用不同的directive或選項來跑多次物理優(yōu)化，甚至可以再多運行一次物理優(yōu)化，專門針對那些事先通過get_nets命令找到并定義為highfanout_nets的高扇出網(wǎng)絡。具體directive的含義可以通過UG835、UG904或phys_opt_design -help命令查詢。

布局布線之間的多次物理優(yōu)化不會惡化時序，但會增加額外的運行時間，也有可能出現(xiàn)時序完全沒有得到優(yōu)化的結(jié)果。布線后的物理優(yōu)化有時候會惡化THS，所以請一定記得每一步后都運行 report_timing_summary，并且通過 write_checkpoint 寫出一個 .dcp 文件來保留階段性結(jié)果。這一步的結(jié)果不理想就可以及時退回到上一步的 .dcp 繼續(xù)進行。