在Vivado中通過set_clock_groups來約束不同的時鐘組，它有三個選項(xiàng)分別是-asynchronous，-logically_exclusive和-physically_exclusive。

-asynchronous應(yīng)用于異步時鐘，如下圖所示，CLKA和CLKB由兩個外部獨(dú)立的晶振提供，那么跨時鐘域路徑即REGA到REGB0之間的路徑可采用如下約束：

create_clock–name CLKA –period 10.0 [get_ports CLKA]
create_clock–name CLKB –period 5.0 [get_ports CLKB]
set_clock_groups –async –group CLKA –group CLKB

上述約束等效于
set_false_path–from [get_clocks CLKA] –to [get_clocks CLKB]
set_false_path–from [get_clocks CLKB] –to [get_clocks CLKA]
但通常建議采用前者。

如果是如下圖所示情形，即CLKA和CLKB由外部晶振提供，分別通過MMCM生成各自的時鐘，此時{CLKA, clk0, clk1, clk2}與{CLKB, clka, clkb, clkc}是異步的，從而相應(yīng)的約束變?yōu)椋?br />

考慮另一種情形：
Clk50與clk100為同步時鐘，clk33和clk66為同步時鐘，而兩組同步時鐘之間均為異步時鐘，相應(yīng)的約束該如何描述呢？
set_clock_groups–async –group {clk50 clk100} -group {clk33 clk66}
在set_clock_groups中-asynchronous可簡寫為-async。