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標(biāo)簽 > 芯片設(shè)計(jì)
《芯片設(shè)計(jì)》是2009年11月上??茖W(xué)技術(shù)出版社出版的圖書,作者是(德)B.科爾特,(德)J.菲根。
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systemverilog:logic比reg更有優(yōu)勢
在systemverilog協(xié)議中,logic定義四態(tài)值,即向量(vector)的每個(gè)位(bit)可以是邏輯0, 1, Z或X,與verilog協(xié)議中的...
2023-10-26 標(biāo)簽:芯片設(shè)計(jì)VerilogSystem 2.1k 0
設(shè)計(jì)驗(yàn)證需要滿足性能、功能和架構(gòu)等三個(gè)主要標(biāo)準(zhǔn)。首先需要滿足功能標(biāo)準(zhǔn),然后進(jìn)行設(shè)計(jì)驗(yàn)證,驗(yàn)證設(shè)計(jì)的芯片是否能夠正常工作。如果芯片能夠正常工作,則進(jìn)行后端...
2023-09-10 標(biāo)簽:芯片設(shè)計(jì)時(shí)序分析納米芯片 2k 0
2024-04-02 標(biāo)簽:gpu芯片設(shè)計(jì)AI 2k 0
全球EDA行業(yè)發(fā)展歷程 主流EDA廠商有哪些?
狹義的EDA一般指芯片設(shè)計(jì)環(huán)節(jié)所需的軟件工具;廣義的EDA則包括從芯片設(shè)計(jì)、制造到封裝測試各環(huán)節(jié)所需的軟件工具。其涵蓋了電子設(shè)計(jì)、仿真、驗(yàn)證、制造全過程...
2023-08-17 標(biāo)簽:fpga集成電路芯片設(shè)計(jì) 2k 0
在verilog中雖然沒有system verilog的assertion,但是我們依舊可以使用display打印檢查各類錯(cuò)誤,在RTL級的仿真中能夠快...
2023-08-27 標(biāo)簽:芯片設(shè)計(jì)仿真器RTL 2k 0
在電路設(shè)計(jì)領(lǐng)域,為了追求極致性能并確保產(chǎn)品能以最快速度成功推向市場(TTM,Time to Market),工程師們常常面臨著各種極具挑戰(zhàn)性的難題。華大...
2025-03-17 標(biāo)簽:芯片設(shè)計(jì)仿真器華大九天 2k 0
芯片設(shè)計(jì)復(fù)雜性處理之層次結(jié)構(gòu)概念分析
考慮當(dāng)今使用的層次結(jié)構(gòu)形式的最簡單方法是要求工程師從概念上設(shè)計(jì)一個(gè)系統(tǒng)。他們可能會開始繪制一個(gè)包含大塊的框圖,其中包含 CPU、編碼器、顯示子系統(tǒng)等標(biāo)...
對于大規(guī)模的芯片設(shè)計(jì),自上而下是三維集成電路的一種常見設(shè)計(jì)流程。在三維布局中,可以將原始二維布局中相距較遠(yuǎn)的模塊放到上下兩層芯片中,從而在垂直方向相連,...
2022-08-03 標(biāo)簽:集成電路Cadence芯片設(shè)計(jì) 2k 0
碳化硅(SiC)芯片設(shè)計(jì)的一些關(guān)鍵考慮因素
芯片表面一般是如圖二所示,由源極焊盤(Source pad),柵極焊盤(Gate Pad)和開爾文源極焊盤(Kelvin Source Pad)構(gòu)成。
2023-08-01 標(biāo)簽:MOSFET芯片設(shè)計(jì)SiC 2k 0
芯片設(shè)計(jì)五部曲之?dāng)?shù)字IC設(shè)計(jì)
這一階段可分為邏輯綜合、形式驗(yàn)證、門級仿真、ATPG驗(yàn)證等業(yè)務(wù)場景。 數(shù)字中端呈現(xiàn)單、多任務(wù)混合的特點(diǎn),因?yàn)橛?jì)算的輸入數(shù)據(jù)中包含門延遲信息,輸入數(shù)據(jù)變多...
2023-02-17 標(biāo)簽:cpuIC設(shè)計(jì)gpu 2k 0
Marvell高速芯片互連采用臺積電最新3nm工藝,傳輸速率每秒240Tbps
當(dāng)今汽車產(chǎn)業(yè)的品質(zhì)標(biāo)準(zhǔn)會告訴你‘不要碰多芯片系統(tǒng)’,你甚至不能在封裝上堆疊導(dǎo)孔。但我們也看到產(chǎn)業(yè)導(dǎo)入越來越多系統(tǒng)級的安全措施。這些在設(shè)計(jì)上具有足夠安全性...
2023-10-23 標(biāo)簽:臺積電芯片設(shè)計(jì)數(shù)據(jù)中心 2k 0
TSV與異構(gòu)集成技術(shù)的前沿進(jìn)展與趨勢展望
先進(jìn)封裝是芯片設(shè)計(jì)的必由之路。TSV則是必由之路上的服務(wù)站。世界上各個(gè)主要的IC廠商包括設(shè)計(jì)、晶圓、封測廠商,開發(fā)了一大批專利技術(shù),使用TSV達(dá)成各種復(fù)...
2024-02-25 標(biāo)簽:sram芯片設(shè)計(jì)TSV 2k 0
芯片設(shè)計(jì)難度大嗎 芯片設(shè)計(jì)難在哪里
芯片設(shè)計(jì),環(huán)節(jié)眾多,每個(gè)環(huán)節(jié)都面臨很多挑戰(zhàn)。以相對較為簡單的數(shù)字集成電路設(shè)計(jì)為例設(shè)計(jì)多采用自頂向下設(shè)計(jì)方式,層層分解后包括: 需求定義:結(jié)合外部環(huán)境...
2023-09-06 標(biāo)簽:fpga集成電路芯片設(shè)計(jì) 2k 0
AMD在2003年推出的基于K8微架構(gòu)的64位速龍?zhí)幚砥?,因其?qiáng)悍的性能成為高端游戲玩家的主流配置。其市場份額也在逐年攀升,甚至在桌面CPU領(lǐng)域的市占率...
2023-05-15 標(biāo)簽:cpu芯片設(shè)計(jì)eda 2k 0
碳化硅MOSFET芯片設(shè)計(jì)及發(fā)展趨勢
隨著國內(nèi)對碳化硅技術(shù)的日益重視和不斷加大的研發(fā)投入,國內(nèi)碳化硅MOSFET芯片設(shè)計(jì)的水平逐步提升,研究和應(yīng)用領(lǐng)域也在不斷擴(kuò)展。
2023-08-10 標(biāo)簽:MOSFET逆變器芯片設(shè)計(jì) 1.9k 0
集成電路版圖設(shè)計(jì)的基本概念和關(guān)鍵步驟
在集成電路設(shè)計(jì)中,版圖(Layout)是芯片設(shè)計(jì)的核心之一,通常是指芯片電路的物理實(shí)現(xiàn)圖。它描述了電路中所有元器件(如晶體管、電阻、電容等)及其連接方式...
2025-04-02 標(biāo)簽:集成電路芯片設(shè)計(jì)版圖設(shè)計(jì) 1.9k 0
形式驗(yàn)證不僅僅是芯片領(lǐng)域中的一個(gè)概念。正如文章開頭提到過,形式驗(yàn)證強(qiáng)調(diào)使用嚴(yán)格的數(shù)學(xué)推理和形式化技術(shù),以確保系統(tǒng)的行為是否符合預(yù)期的性質(zhì)和規(guī)格。
2023-10-20 標(biāo)簽:寄存器芯片設(shè)計(jì)計(jì)數(shù)器 1.9k 0
隨著摩爾定律的放緩,半導(dǎo)體行業(yè)越來越多地采用芯片設(shè)計(jì)和異構(gòu)集成封裝來繼續(xù)推動性能的提高。這種方法是將大型硅芯片分割成多個(gè)較小的芯片,分別進(jìn)行設(shè)計(jì)、制造和...
2024-11-05 標(biāo)簽:半導(dǎo)體芯片設(shè)計(jì)集成封裝 1.9k 0
在超導(dǎo)體的臨界溫度以下,其電阻值降為零。銅的電阻率為1.7x10^-8 Oh*m, 雖然其數(shù)值較小,但是在芯片設(shè)計(jì)中要考慮metal routing的電阻影響
2023-09-19 標(biāo)簽:芯片設(shè)計(jì)電源電壓CMOS晶體管 1.9k 0
EDA集成電路設(shè)計(jì)實(shí)現(xiàn)流程講解
外部世界是一個(gè)模擬世界,故所有需要與外部世界接口的部分都需要模擬集成電路,模擬集成電路將采集到的外部信息轉(zhuǎn)化成0/1 交給數(shù)字集成電路運(yùn)算處理,再將數(shù)字...
2023-06-05 標(biāo)簽:集成電路芯片設(shè)計(jì)eda 1.8k 0
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