高頻鎖相環(huán)的可測(cè)性設(shè)計(jì)

可測(cè)性設(shè)計(jì)（Design for Test，DFT）最早用于數(shù)字電路設(shè)計(jì)。隨著模擬電路的發(fā)展和芯片 集成度的提高，單芯片數(shù)?；旌舷到y(tǒng)應(yīng)運(yùn)而生，混合電路測(cè)試，尤其是混合電路中模擬電路的測(cè)試，引起了設(shè)計(jì)者的廣泛關(guān)注。邊界掃描是數(shù)字電路可測(cè)性設(shè)計(jì)中常用的技術(shù)，基于IE EE1149?1邊界掃描技術(shù)。本文針對(duì)一款應(yīng)用于大規(guī)模集成電路的CMOS高頻鎖相環(huán)時(shí)鐘發(fā)生器，提出了一種可行的測(cè)試方案，重點(diǎn)講述了鎖相環(huán)的輸出頻率和鎖定時(shí)間參數(shù)的測(cè)試，給出了具體的測(cè)試電路和測(cè)試方法。對(duì)于應(yīng)用在大規(guī)模電路系統(tǒng)中的鎖相環(huán)模塊，該測(cè)試方案既可用于鎖相環(huán)的性能評(píng)測(cè)，也可用于鎖相環(huán)的生產(chǎn)測(cè)試。?

　　1　鎖相環(huán)結(jié)構(gòu)及原理

　　本文所要測(cè)試的是用于大規(guī)模集成電路的鎖相環(huán)時(shí)鐘發(fā)生器，他是一款基于0.18 μm CMOS 數(shù)字工藝設(shè)計(jì)的高頻電荷泵鎖相環(huán)（Charge Pump Phase Locking Loop，CPPLL），最高輸出頻率達(dá)1.2 GHz。

　　此鎖相環(huán)的電路結(jié)構(gòu)如圖1所示，他包括輸入分頻器、鑒頻鑒相器（Phase Freq

uency Detec t，PFD）、電荷泵（Charge Pump，CP）、壓控振蕩器（Voltage Controlled Oscillator， VCO）、環(huán)路低通濾波器（Lowpass Filter，LPF）和反饋分頻器等基本單元。輸入信號(hào)經(jīng)過(guò)輸入分頻器分頻為參考信號(hào)，壓控振蕩器的輸出信號(hào)經(jīng)過(guò)反饋分頻器分頻為反饋信號(hào)；參考信號(hào)和反饋信號(hào)在鑒頻鑒相器中進(jìn)行相位比較，得到相位差信號(hào)；電荷泵和低通濾波器將相位差信號(hào)轉(zhuǎn)換為相應(yīng)的電平信號(hào)；該電平信號(hào)控制壓控振蕩器的輸出頻率。通過(guò)反饋環(huán)路，最終達(dá)到相位鎖定。鎖定狀態(tài)時(shí)，參考信號(hào)和反饋信號(hào)同頻同相。

　　為了更好地抑制噪聲，鎖相環(huán)采用了差分的電路結(jié)構(gòu)。其中，壓控振蕩器采用環(huán)形振蕩器結(jié) 構(gòu)實(shí)現(xiàn)，主要由3個(gè)完全相同的延遲單元順次連接而成。

　　2　測(cè)試方案

　　模擬電路傳統(tǒng)的測(cè)試方法比較簡(jiǎn)單，將輸入輸出信號(hào)直接引出，檢測(cè)輸入信號(hào)對(duì)應(yīng)的輸出響 應(yīng)即可。隨著工作頻率的升高，封裝管腳和引線寄生參數(shù)不容忽視，傳統(tǒng)的測(cè)試方法也受到挑戰(zhàn)。由于模擬信號(hào)的抗干擾能力差，輕微的擾動(dòng)都可能會(huì)影響電路的性能，測(cè)試電路應(yīng)該盡量簡(jiǎn)單，以避免引入不必要的噪聲。

　　最高輸出頻率、輸出頻率范圍和鎖定時(shí)間等都是高頻鎖相環(huán)需要測(cè)試的重要性能參數(shù)。對(duì)于工作頻率高達(dá)GHz的高頻鎖相環(huán)，顯然難以采用傳統(tǒng)的測(cè)試方法來(lái)完成，需要進(jìn)行專(zhuān)用測(cè)試電路設(shè)計(jì)，即在芯片內(nèi)設(shè)計(jì)一定的測(cè)試電路以便投片后進(jìn)行測(cè)試。

　　2.1　輸出頻率測(cè)試

　　作為時(shí)鐘發(fā)生器，鎖相環(huán)一般工作于整個(gè)電路系統(tǒng)的最高頻率，而壓控振蕩器工作于鎖相環(huán)的最高頻率。如圖1所示，鎖相環(huán)的輸出頻率就是壓控振蕩器的工作頻率，因此鎖相環(huán)的輸出頻率測(cè)試實(shí)質(zhì)上是對(duì)壓控振蕩器的最高振蕩頻率和振蕩范圍的測(cè)試。

　　由于輸出管腳的引線存在寄生的電感電容，這些寄生參數(shù)容易引入較大的高頻耦合噪聲；高頻信號(hào)經(jīng)過(guò)這些引線輸出到管腳通常會(huì)產(chǎn)生較大的衰減。因此，壓控振蕩器的高頻輸出信號(hào)很難引出芯片外直接測(cè)量。另一方面，高頻信號(hào)的測(cè)試對(duì)測(cè)量?jī)x器要求很高，測(cè)試板上的外加信號(hào)一旦經(jīng)過(guò)高頻通路耦合到電路內(nèi)部，就會(huì)影響測(cè)試結(jié)果，甚至干擾電路的工作。
　　
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　　一種簡(jiǎn)單的測(cè)試方法就是將輸出頻率分頻，通過(guò)測(cè)量分頻后的頻率fout推算VC O的振蕩頻率。這種分頻器測(cè)試方法比較簡(jiǎn)單，只需要在VCO的輸出端增加輸出分頻器，檢測(cè)降頻后的信號(hào)頻率，即可由公式：

　　

　　推算出VCO的振蕩頻率。式中N為輸出分頻器的分頻值。

　　按照分頻測(cè)試的方法來(lái)測(cè)試，每次都必須在鎖相環(huán)達(dá)到穩(wěn)定的鎖定狀態(tài)時(shí)才能測(cè)量。GHz高 頻鎖相環(huán)的鎖定時(shí)間一般為微秒量級(jí)，于是鎖相環(huán)的頻率測(cè)量通常需要幾毫秒。對(duì)于電路 測(cè)試來(lái)說(shuō)，這是一個(gè)相對(duì)較長(zhǎng)的時(shí)間。更為理想的測(cè)試方法是盡量采用簡(jiǎn)單的硬件資源，在 不影響電路性能的情況下，在較短的測(cè)試時(shí)間內(nèi)完成測(cè)試。

　　邊界掃描是目前大規(guī)模集成電路中常用的測(cè)試方法。IEEE1149?1規(guī)范了邊界掃描方法和指 令。基于集成電路中常見(jiàn)的邊界掃描單元電路，本文將介紹一種邊界掃描的測(cè)試方 案來(lái)測(cè)試鎖相環(huán)。

　　如前所述，要測(cè)試的鎖相環(huán)采用了環(huán)形VCO振蕩器，環(huán)形VCO的振蕩頻率與其延時(shí)存在如下關(guān)系：
　　
　　其中：Tdelay是環(huán)形振蕩器的延遲時(shí)間；fvco是VCO的振蕩頻率。采用邊界掃描電路測(cè)量出VCO模塊的延遲Tdelay，進(jìn)而計(jì)算振蕩器的工作頻率。

VCO的輸出頻率受控制電壓的控制，可通過(guò)改變控制電壓的大小并檢測(cè)每個(gè)控制電壓對(duì)應(yīng)的VCO延遲，利用式（2）計(jì)算輸出頻率，最后得到輸出頻率范圍。

　　這種方案將閉環(huán)電路的頻率測(cè)量轉(zhuǎn)換成開(kāi)環(huán)電路的延遲測(cè)量(通常該延遲為納秒量級(jí))，時(shí)間 的節(jié)省將非?？捎^。同時(shí)，已經(jīng)成熟的邊界掃描技術(shù)，并不會(huì)增加太大的設(shè)計(jì)難度和測(cè)試復(fù)雜度，對(duì)設(shè)計(jì)者和測(cè)試者來(lái)說(shuō)，只需遵照一定的規(guī)范完成即可。采用標(biāo)準(zhǔn)的邊界掃描單元，硬件的開(kāi)銷(xiāo)也不大。對(duì)大規(guī)模集成電路中的鎖相環(huán)電路，采用邊界掃描測(cè)試方案顯然優(yōu)于前一種分頻測(cè)試方案。

　　2.2　鎖定時(shí)間測(cè)試

　　鎖相環(huán)的鎖定時(shí)間是鎖相環(huán)的重要指標(biāo)。如何判斷鎖相環(huán)已經(jīng)達(dá)到鎖定狀態(tài)以及鎖定時(shí)間的計(jì)算也是鎖相環(huán)要測(cè)試的內(nèi)容。

　　根據(jù)鎖相環(huán)的原理，鎖相環(huán)的重要功能就是鎖定相位。電路鎖定時(shí)，鑒頻鑒相器的2個(gè)輸入信號(hào)：參考信號(hào)和反饋信號(hào)相差為0，鑒頻鑒相器輸出無(wú)效電平，電荷泵開(kāi)關(guān)處于開(kāi)啟狀態(tài)，VCO的控制電壓保持恒定。因此，參考信號(hào)和反饋信號(hào)、鑒頻鑒相器的輸出信號(hào)、VCO的控制電壓等都可以作為電路鎖定的判別依據(jù)。本文選取了VCO的控制電壓作為判斷依據(jù)，

當(dāng)VCO的控制電壓穩(wěn)定時(shí)，鎖相環(huán)就達(dá)到鎖定狀態(tài)。鎖定時(shí)間即電路從失鎖狀態(tài)到鎖定狀態(tài)的時(shí)間，VCO的控制電壓從最初的不穩(wěn)定狀態(tài)到穩(wěn)定狀態(tài)的時(shí)間差就是鎖相環(huán)的鎖定時(shí)間。

　　3　測(cè)試電路實(shí)現(xiàn)

　　3.1　測(cè)試電路

　　按照邊界掃描測(cè)試方案設(shè)計(jì)的測(cè)試電路如圖2所示。針對(duì)差分結(jié)構(gòu)鎖相環(huán)，在電路中相應(yīng)地 采用了2個(gè)邊界掃描單元。邊界掃描單元用于檢測(cè)VCO的延遲，根據(jù)該延遲可推算VCO的振蕩頻率。利用VCO的2個(gè)控制信號(hào)Vctl和Vctl_n可以完成輸出頻率范圍和鎖定時(shí)間的測(cè)試。

　　在壓控振蕩器的控制信號(hào)處設(shè)置開(kāi)關(guān)，開(kāi)關(guān)閉合時(shí)，鎖相環(huán)處于正常工作模式；開(kāi)關(guān)打開(kāi)時(shí) ，鎖相環(huán)處于測(cè)試模式。在測(cè)試模式時(shí)，Vctl和Vctl_n是輸入信號(hào)，控制VCO的振蕩頻率，同時(shí)利用邊界掃描單元測(cè)量振蕩頻率，調(diào)整輸入控制電壓的大小，就能測(cè)量VCO的振蕩頻率范圍。正常工作模式時(shí)，Vctl和Vctl_n是輸出信號(hào)，其電壓值就是電路正常工作時(shí)VCO的控制電壓，測(cè)量該信號(hào)就能推算鎖相環(huán)實(shí)際的輸出頻率大小和范圍。

　　鎖定時(shí)間的測(cè)試必須要求電路完成鎖定過(guò)程才能測(cè)量，因而相對(duì)較慢。在電路正常工作時(shí)， VCO的控制信號(hào)Vctl和Vctl_n是輸出信號(hào)，觀察該信號(hào)是否穩(wěn)定就能判斷環(huán)路是否達(dá)到鎖定狀態(tài)。測(cè)量控制信號(hào)從不穩(wěn)定到穩(wěn)定的時(shí)間差就是鎖相環(huán)的鎖定時(shí)間。

　　3.2　邊界掃描電路

　　邊界掃描單元電路如圖3所示。Vvco是VCO的輸出信號(hào)，Vvco_intest是邊界掃描的測(cè)試矢量輸入，test_vco是VCO的測(cè)試模式選擇信號(hào)，shift_DR，clk_DR，update_DR都是邊界掃描單元要求的時(shí)鐘或控制信號(hào)。這些信號(hào)與集成電路中的邊界掃描控制信號(hào)配合使用即可。相應(yīng)另一個(gè)邊界掃描單元的信號(hào)也與此類(lèi)似，只是VCO的輸入輸出取相反信號(hào)。

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　　鎖相環(huán)正常工作時(shí)，邊界掃描只相當(dāng)于一條連線；在測(cè)試模式時(shí)，VCO的振蕩環(huán)路被打開(kāi)， 測(cè)試信號(hào)從邊界掃描電路輸入，經(jīng)過(guò)VCO后再?gòu)妮敵龆溯敵觯瑱z測(cè)這些信號(hào)在VCO內(nèi)部的延遲 Tdelay，就能推算出VCO的振蕩頻率。該延遲是VCO控制電壓的函數(shù)，掃描控制電壓的值就可得到VCO的工作頻率和振蕩范圍。

　　邊界掃描單元的工作用IEEE1149.1標(biāo)準(zhǔn)中的Intest指令來(lái)完成。Intest指令借助于一個(gè)測(cè)試矢量來(lái)進(jìn)行內(nèi)部掃描測(cè)試。一旦該指令被裝載到指令寄存器，測(cè)試矢量信號(hào)（VCO的輸入信號(hào)Vvco_intest 和Vvco_intest_n）就被存儲(chǔ)于邊界掃描單元中的掃描寄存器，經(jīng)過(guò)各級(jí)延遲在VCO輸出端輸出［2］。
　　
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　　4　仿真結(jié)果

　　理想的測(cè)試電路既可以有效地測(cè)試電路性能又不影響電路的正常工作。鎖相環(huán)作為時(shí)鐘發(fā) 生器，需要給大規(guī)模電路提供穩(wěn)定的時(shí)鐘信號(hào)，因此影響鎖相環(huán)性能的測(cè)試方案是不可取的。

　　為了檢測(cè)本文所述的邊界掃描測(cè)試方案的有效性，對(duì)增加測(cè)試電路前后的鎖相環(huán)電路網(wǎng)表分別進(jìn)行了Hspice仿真，如圖4所示的波形是增加測(cè)試電路前后鎖定時(shí)鎖相環(huán)的輸出波形圖。

由圖4看到，對(duì)1 GHz的高頻輸出，增加測(cè)試電路后信號(hào)周期沒(méi)有明顯變化，經(jīng)測(cè)量?jī)烧咦畲笙辔徊顬?5 ps。由測(cè)試電路仿真結(jié)果可以看出，該測(cè)試方案對(duì)原鎖相環(huán)的功能特性影響不大，是有效可行的。

　　5　結(jié)語(yǔ)

　　本文將基于IEEE1149.1標(biāo)準(zhǔn)的邊界掃描技術(shù)應(yīng)用于模擬電路可測(cè)性設(shè)計(jì)中，對(duì)一款高頻鎖相環(huán)提出了測(cè)試方案，并給出了相應(yīng)的測(cè)試電路。并對(duì)采用該方案進(jìn)行測(cè)試的高速鎖相環(huán)在增加測(cè)試電路前后電路的仿真結(jié)果進(jìn)行了比較。結(jié)果表明，本文所提出的高頻鎖相環(huán)測(cè)試方案對(duì)鎖相環(huán)本身的功能影響很小。

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