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　　在pcb layout中必須要考慮SI.差的信號(hào)完整性不是由某一因素導(dǎo)致的，而是由板級(jí)設(shè)計(jì)中多種因素共同引起的。特別是在高速電路中，所使用的芯片的切換速度過(guò)快、端接元件布設(shè)不合理、電路的互聯(lián)不合理等都會(huì)引起信號(hào)的完整性問(wèn)題。具體主要包括串?dāng)_、反射、過(guò)沖與下沖、振蕩、信號(hào)延遲等。信號(hào)完整性是指信號(hào)在信號(hào)線(xiàn)上的質(zhì)量。信號(hào)具有良好的信號(hào)完整性是指當(dāng)在需要的時(shí)候，具有所必需達(dá)到的電壓電平數(shù)值。

　　在Cadence的信號(hào)仿真軟件中，將信號(hào)的延遲也放在反射的子參數(shù)中度量，有Settledelay、Switchdelay、Propdelay。其中前兩個(gè)與IBIS模型庫(kù)中的測(cè)試負(fù)載有關(guān)，這兩個(gè)參數(shù)可以通過(guò)驅(qū)動(dòng)器件和接收器件的用戶(hù)手冊(cè)參數(shù)得到，可以將它們與仿真后的Settledelay、Switchdelay加以比較，如果在Slow模式下得到的Switchdelay都小于計(jì)算得到的值，并且在Fast的模式下得到的Switchdelay的值都大于計(jì)算得到的值，就可以得出我們真正需要的兩個(gè)器件之間的時(shí)延范圍Propdelay。在具體器件布放的時(shí)候，如果器件的位置不合適，在對(duì)應(yīng)的時(shí)延表中那部分會(huì)顯示紅色，當(dāng)把其位置調(diào)整合適后將會(huì)變成藍(lán)色，表示信號(hào)在器件之間的延時(shí)已經(jīng)滿(mǎn)足Propdelay規(guī)定的范圍了。

　　由于傳輸線(xiàn)上的等效電容和電感都會(huì)對(duì)信號(hào)的數(shù)字切換產(chǎn)生延遲，加上反射引起的振蕩回繞，使得數(shù)據(jù)信號(hào)不能滿(mǎn)足接收端器件正確接收所需要的時(shí)間，從而導(dǎo)致接收錯(cuò)誤。驅(qū)動(dòng)過(guò)載、走線(xiàn)過(guò)長(zhǎng)都會(huì)引起延時(shí)。電路中只能按照規(guī)定的時(shí)序接收數(shù)據(jù)，過(guò)長(zhǎng)的信號(hào)延遲可能導(dǎo)致時(shí)序和功能的混亂，在低速的系統(tǒng)中不會(huì)有問(wèn)題，但是信號(hào)邊緣速率加快，時(shí)鐘速率提高，信號(hào)在器件之間的傳輸時(shí)間以及同步時(shí)間就會(huì)縮短。必須在越來(lái)越短的時(shí)間預(yù)算中要滿(mǎn)足所有門(mén)延時(shí)，包括建立時(shí)間，保持時(shí)間，線(xiàn)延遲和偏斜。