CDCE925和CDCEL925是基于模塊化PLL的低成本、高性能、可編程時鐘合成器、乘法器和分頻器。CDCE925和CDCEL925從單個輸入頻率生成多達五個輸出時鐘。每個輸出都可以在系統(tǒng)內編程，以達到230MHz的任何時鐘頻率，使用多達兩個獨立的可配置PLL。

CDCEx925 有一個單獨的輸出電源引腳 VDDOUT，CDCEL925為 1.8V，CDCE925為 2.5V 至 3.3V。
*附件：cdcel925.pdf

輸入接受外部晶體或LVCMOS時鐘信號。在晶體輸入的情況下，片內負載電容器足以滿足大多數應用。負載電容器的值可在 0 至 20pF 范圍內進行編程。此外，片上VCXO是可選的，允許將輸出頻率與外部控制信號（即PWM信號）同步。

例如，較深的M/N分頻比允許從27MHz基準輸入頻率生成零ppm音頻/視頻、網絡（WLAN、藍牙、以太網、GPS）或接口（USB、IEEE1394、記憶棒）時鐘。

所有 PLL 都支持 SSC（擴頻時鐘）。SSC 可以是中心擴展或下擴展時鐘，這是減少電磁干擾 （EMI） 的常用技術。

根據PLL頻率和分頻器設置，自動調整內部環(huán)路濾波器組件，以實現每個PLL的高穩(wěn)定性和優(yōu)化的抖動傳輸特性。

該器件支持非易失性EEPROM編程，以便在應用中輕松定制器件。它預設為出廠默認配置，可以在進入PCB之前重新編程為不同的應用配置，或通過系統(tǒng)內編程重新編程。所有器件設置都可通過SDA/SCL總線（2線串行接口）進行編程。

三個自由可編程控制輸入S0、S1和S2可用于選擇不同的頻率，或更改SSC設置以降低EMI，或其他控制功能，如輸出禁用至低電平、輸出處于高阻抗狀態(tài)、斷電、PLL旁路等。

CDCx925 在 1.8V 環(huán)境中工作，溫度范圍為 –40°C 至 85°C。

特性

• 可編程時鐘發(fā)生器系列成員
  • CDCEx913：1PLL，3 個輸出
  • CDCEx925：2PLL，5 個輸出
  • CDCEx925：3PLL，7 個輸出
  • CDCEx949：4PLL，9 個輸出
• 系統(tǒng)內可編程性和EEPROM
  • 串行可編程易失性寄存器
  • 用于存儲客戶設置的非易失性EEPROM
• 靈活的輸入時鐘概念
  • 外部晶體：8MHz至32MHz
  • 片上VCXO：拉動范圍±150ppm
  • 單端LVCMOS，頻率高達160MHz
• 自由選擇高達 230MHz 的輸出頻率
• 低噪聲PLL內核
  • 集成 PLL 回路濾波器組件
  • 低周期抖動（典型值 60ps）
• 獨立的輸出電源引腳
  • CDCE925：3.3V 和 2.5V
  • CDCEL925：1.8V
• 靈活的時鐘驅動器
  • 三個用戶可定義的控制輸入 [S0/S1/S2]，例如 SSC 選擇、頻率切換、輸出使能或斷電
  • 為視頻、音頻、USB、IEEE1394、RFID、藍牙、WLAN、以太網?和 GPS 生成高精度時鐘
  • 生成與 TI DaVinci?、OMAP? 和 DSP 一起使用的通用時鐘頻率
  • 可編程 SSC 調制
  • 實現 0PPM 時鐘生成
• 1.8V器件電源
• 寬溫度范圍：–40°C 至 85°C
• 采用 TSSOP 封裝
• 用于輕松進行 PLL 設計和編程的開發(fā)和編程套件TI （Pro-Clock?）

參數

?1. 產品概述?

• ?型號?：CDCE925（3.3V/2.5V輸出）與CDCEL925（1.8V輸出），屬于可編程時鐘發(fā)生器家族成員。
• ?核心功能?：基于PLL的低成本、高性能時鐘合成器/倍頻器/分頻器，支持擴頻時鐘（SSC）以降低EMI。
• ?輸出能力?：2個獨立PLL，5個LVCMOS輸出，頻率可編程至230MHz。

?2. 關鍵特性?

• ?靈活輸入?：支持外部晶體（8MHz-32MHz）、LVCMOS時鐘（≤160MHz）或VCXO控制。
• ?低噪聲PLL?：集成環(huán)路濾波器，典型周期抖動60ps，支持自動調節(jié)優(yōu)化穩(wěn)定性。
• ?輸出配置?：
  • 獨立供電引腳（CDCE925: 3.3V/2.5V；CDCEL925: 1.8V）。
  • 可編程控制引腳（S0/S1/S2）實現頻率切換、SSC選擇、輸出使能等功能。
• ?溫度范圍?：-40°C至85°C，16引腳TSSOP封裝。

?3. 應用場景?

• 數字電視（D-TV）、機頂盒（STB）、DVD播放器/錄像機、打印機、網絡設備（WLAN/藍牙/以太網）及接口（USB/IEEE1394）。

?4. 技術細節(jié)?

• ?SSC支持?：中心擴展或下擴展調制（0.25%-2%），降低EMI。
• ?編程接口?：通過SDA/SCL（I2C兼容）總線配置非易失性EEPROM，支持在線編程。
• ?默認配置?：上電后輸出27MHz（晶體輸入直通模式），可通過寄存器重定義。

?5. 設計支持?

• ?布局建議?：晶體需靠近芯片，對稱布線；電源引腳需就近放置去耦電容。
• ?功耗優(yōu)化?：單PLL啟用時典型功耗20mA，支持按需關閉未使用模塊。

?6. 文檔結構?

• 包含引腳定義、電氣特性、寄存器映射、典型應用電路及熱性能數據，配套TI Pro-Clock軟件簡化配置。