ADS981x是一款8通道數(shù)據(jù)采集（DAQ）系統(tǒng)，基于雙通道、同步采樣、18位逐次逼近寄存器（SAR）模數(shù)轉(zhuǎn)換器（ADC）。ADS981x為每個通道提供完整的模擬前端，具有輸入箝位保護(hù)電路、1MΩ輸入阻抗和具有用戶可選帶寬選項的可編程增益放大器（PGA）。高輸入阻抗允許直接與傳感器和變壓器連接，從而消除了對外部驅(qū)動電路的需求。ADS981x可配置為接受共模電壓高達(dá)±12V的單極性或雙極性輸入。
*附件：ads9817.pdf

該器件還具有用于ADC的4.096V基準(zhǔn)電壓源和用于外部電路的2.5V基準(zhǔn)電壓源輸出。支持1.2V至1.8V工作的數(shù)字接口使ADS981x無需外部電壓電平轉(zhuǎn)換器即可使用。

特性

• 8通道、18位ADC，帶模擬前端：
  • 雙通道、同步采樣：4 × 1 通道
  • 恒定的 1MΩ 輸入阻抗前端
• 可編程模擬輸入范圍：
  • ±12V、±10V、±7V、±5V、±3.5V和±2.5V
  • 單端和差分輸入
  • ±12V 共模電壓范圍
  • 輸入過壓保護(hù)：高達(dá) ±18V
• 用戶可選擇的模擬輸入帶寬：
  • 21kHz 和 400kHz
• 集成低漂移精密基準(zhǔn)電壓源
  • ADC基準(zhǔn)電壓源：4.096V
  • 2.5V 基準(zhǔn)輸出，用于外部電路
• 全通量下的出色交流和直流性能：
  • DNL：±0.5LSB，INL：±0.8LSB
  • 信噪比：92dB，總諧波擾：–113dB
• 電源：
  • 模擬和數(shù)字：5V 和 1.8V
  • 數(shù)字接口：1.2V 至 1.8V
• 溫度范圍：–40°C 至 +125°C

參數(shù)

方框圖

一、產(chǎn)品概述

ADS9815 與 ADS9817 是德州儀器推出的 18 位雙路同步采樣 ADC ，核心優(yōu)勢在于集成完整模擬前端（含輸入鉗位、可編程增益放大器 PGA、低通濾波器），支持 8 通道模擬輸入，適配參數(shù)測量單元（PMU）、電池化成測試設(shè)備、數(shù)據(jù)采集（DAQ）等高精度工業(yè)場景。器件采用 56 引腳 VQFN（RSH 封裝，7mm×7mm），支持 - 40~125°C 寬溫工作，通過雙路 SAR ADC 實(shí)現(xiàn)同步采樣，ADS9815 最高采樣率 1MSPS / 通道，ADS9817 最高 2MSPS / 通道，兼顧高精度與高吞吐量需求。

二、核心特性

（一）多通道高精度采樣

1. 模擬輸入與前端
   • 通道配置 ：8 路差分 / 單端輸入，支持 ±2.5V/±3.5V/±5V/±7V/±10V/±12V 可編程輸入范圍，±12V 共模電壓范圍，輸入阻抗恒定 1MΩ（不受采樣頻率、輸入范圍影響），可直接連接傳感器或變壓器，無需外部驅(qū)動電路；
   • 輸入保護(hù) ：集成鉗位電路，支持 ±18V 過壓保護(hù)，輸入電流限制≤10mA，搭配串聯(lián)電阻可進(jìn)一步抑制浪涌電流；
   • 帶寬選擇 ：每通道配備可編程低通濾波器（LPF），低帶寬模式（21kHz）優(yōu)化噪聲性能，高帶寬模式（182kHz~400kHz，隨輸入范圍變化）適配高速信號采樣，例如 ±7V 范圍下帶寬 400kHz，±2.5V 范圍下 182kHz。
2. ADC 性能指標(biāo)
   • 靜態(tài)精度 ：微分非線性（DNL）±0.5LSB，積分非線性（INL）±0.8LSB（-40~125°C），零漂 ±1.5ppm/°C，增益漂移 ±3ppm/°C，總未調(diào)整誤差（TUE）校準(zhǔn)后僅 0.0016%（25°C±5°C），確保高精度測量；
   • 動態(tài)性能 ：信噪比（SNR）最高 92dBFS（低帶寬模式，±12V 范圍），總諧波失真（THD）-113dB，無雜散動態(tài)范圍（SFDR）113dB，支持微弱信號精準(zhǔn)采集；
   • 同步采樣 ：雙路 ADC 同步工作，通道間相位差 < 1ns，適配多通道相位敏感測量（如功率分析、振動監(jiān)測）。

（二）靈活供電與低功耗

• 供電配置 ：三路獨(dú)立電源 —— 模擬 5V（AVDD_5V：4.755.25V）、數(shù)字 1.8V（VDD_1V8：1.751.85V）、數(shù)字接口 1.2~1.8V（IOVDD），無供電時序要求，簡化系統(tǒng)設(shè)計；
• 功耗優(yōu)化 ：ADS9815 最大功耗 165mW（1MSPS / 通道），ADS9817 最大 232mW（2MSPS / 通道）；掉電模式下電流≤2mA（AVDD_5V）、≤8mA（VDD_1V8），適配電池供電的便攜式設(shè)備。

（三）智能功能與可靠性

1. 參考與校準(zhǔn)
   • 內(nèi)置基準(zhǔn) ：集成 4.096V 低漂移基準(zhǔn)（溫度系數(shù) ±25ppm/°C），REFIO 引腳可配置為基準(zhǔn)輸出 / 外部基準(zhǔn)輸入，REFOUT_2V5 引腳提供 2.5V 基準(zhǔn)供外部電路使用；
   • 增益校準(zhǔn) ：支持全局 / 通道級增益誤差校準(zhǔn)（GE_CAL_EN1~EN4 寄存器），校準(zhǔn)后增益誤差≤±0.05% FSR，消除系統(tǒng)誤差；
   • 數(shù)據(jù)格式 ：輸出支持二進(jìn)制補(bǔ)碼 / 原碼，18 位轉(zhuǎn)換結(jié)果以 24 位數(shù)據(jù)包輸出（低 6 位補(bǔ) 0），適配不同處理器接口。
2. 故障防護(hù)與測試
   • 數(shù)據(jù)隨機(jī)化 ：可選 XOR 操作對輸出數(shù)據(jù)隨機(jī)化，減少地彈噪聲對模擬性能的干擾；
   • 測試模式 ：支持固定圖案、數(shù)字斜坡、交替圖案等測試模式，可替換 ADC 輸出數(shù)據(jù)，用于接口調(diào)試與鏈路驗(yàn)證；
   • 同步功能 ：SMPL_SYNC 引腳支持多器件同步，確保多 ADC 采樣時鐘與數(shù)據(jù)幀對齊，適配多通道擴(kuò)展場景。

三、器件信息與電氣規(guī)格

（一）型號差異與封裝

（二）熱學(xué)特性（56 引腳 VQFN）

（三）核心電氣參數(shù)（TA=-40~125°C，AVDD_5V=5V）

四、功能模塊詳解

（一）模擬前端與信號調(diào)理

1. 可編程增益與濾波
   • PGA 增益 ：通過 RANGE_CHx 寄存器配置輸入范圍，增益隨范圍自動匹配，例如 ±5V 范圍對應(yīng)增益 0.8192（基于 4.096V 基準(zhǔn)），±12V 范圍對應(yīng)增益 0.3413；
   • 濾波特性 ：低帶寬模式（21kHz）適用于低頻小信號（如傳感器輸出），高帶寬模式適配高速信號（如電機(jī)振動、快速電壓瞬變），例如 ±10V 范圍下高帶寬 385kHz，階躍信號 settling 時間 13μs（99.99% FS）。
2. 共模抑制與校準(zhǔn)
   • 共模配置 ：通過 CM_CTRL_EN、CM_EN_CHx 寄存器啟用寬共模抑制，支持 ±RANGE/2、±6V、±12V 共模范圍，例如 ±5V 輸入范圍可配置 ±2.5V 共模，±12V 范圍支持 ±12V 共模；
   • 增益校準(zhǔn) ：啟用 GE_CAL_EN1~EN4 后，輸入范圍精度提升，未校準(zhǔn)前范圍擴(kuò)大 1.024 倍（如 ±5V 變?yōu)?±5.12V），校準(zhǔn)后恢復(fù)標(biāo)稱范圍，誤差≤±0.05% FSR。

（二）ADC 采樣與數(shù)據(jù)接口

1. 采樣時鐘與同步
   • 時鐘輸入 ：支持單端（SMPL_CLKP 輸入，SMPL_CLKM 接地）或差分（SMPL_CLKP/SMPL_CLKM 差分輸入）時鐘，ADS9815 時鐘頻率 3.94.1MHz，ADS9817 3.98.1MHz，時鐘占空比 45%~55%，建議使用低抖動時鐘（≤100fs）以優(yōu)化 SNR；
   • 同步控制 ：SMPL_SYNC 引腳用于多器件同步，上電或復(fù)位后需觸發(fā)一次同步，確保所有 ADC 采樣通道與幀時鐘（FCLKOUT）對齊，避免通道間相位偏差。
2. 數(shù)據(jù)輸出接口
   • 模式配置 ：支持 2 通道 / 4 通道數(shù)據(jù) lanes，單數(shù)據(jù)率（SDR）/ 雙數(shù)據(jù)率（DDR）模式，例如 4 通道 DDR 模式下，ADS9817 數(shù)據(jù)時鐘 48MHz，2 通道 DDR 模式下 96MHz；
   • 信號定義 ：D0~D3 為數(shù)據(jù)輸出，DCLKOUT 為數(shù)據(jù)時鐘（源同步），F(xiàn)CLKOUT 為幀時鐘（每 8 通道數(shù)據(jù)一個幀脈沖），數(shù)據(jù)輸出 MSB 優(yōu)先，18 位結(jié)果封裝為 24 位（低 6 位補(bǔ) 0）；
   • 菊花鏈支持 ：通過 DAISY_CHAIN_LEN 寄存器配置多器件菊花鏈，最多支持 32 個 ADC 級聯(lián)，簡化多通道系統(tǒng)布線。

（三）參考與電源管理

1. 基準(zhǔn)電路
   • 內(nèi)置基準(zhǔn) ：默認(rèn)啟用 4.096V 基準(zhǔn)，REFIO 引腳需并聯(lián) 10μF 陶瓷電容濾波，溫度系數(shù) ±25ppm/°C，初始精度 ±0.1%；
   • 外部基準(zhǔn) ：PD_REF=1 時禁用內(nèi)置基準(zhǔn)，REFIO 引腳接入 4.092~4.100V 外部基準(zhǔn)（如 REF7040），需確?；鶞?zhǔn)噪聲≤10μVrms，避免影響 ADC 精度。
2. 電源與去耦
   • 供電要求 ：AVDD_5V、VDD_1V8、IOVDD 需獨(dú)立供電，AVDD_5V 與 VDD_1V8 建議使用線性穩(wěn)壓器，IOVDD 可與 FPGA/MCU 接口電壓兼容（1.2~1.8V）；
   • 去耦設(shè)計 ：每個電源引腳需靠近器件放置 0.1μF 陶瓷電容 + 1μF 鉭電容，REFIO 與 REFM 之間并聯(lián) 10μF 電容，AGND 與 PGND 單點(diǎn)連接，減少地彈噪聲。

五、典型應(yīng)用場景

（一）參數(shù)測量單元（PMU）

• 應(yīng)用架構(gòu) ：ADS9817 作為核心采樣器件，8 路輸入分別連接 PMU 輸出，通過 PGA 適配 PMU 的電壓（0~12V）與電流（通過分流電阻轉(zhuǎn)換為電壓）信號，低帶寬模式（21kHz）用于靜態(tài)參數(shù)測量（如直流電壓 / 電流），高帶寬模式（400kHz）用于動態(tài)響應(yīng)測試（如瞬態(tài)電壓變化）；
• 關(guān)鍵配置 ：輸入范圍配置為 ±12V（覆蓋 PMU 輸出范圍），啟用增益校準(zhǔn)（GE_CAL_EN1=3），數(shù)據(jù)接口采用 4 通道 DDR 模式，F(xiàn)CLKOUT 與 FPGA 同步，確保多通道測量時序一致性；
• 可靠性設(shè)計 ：輸入串聯(lián) 1kΩ 電阻限制過流，REFIO 使用內(nèi)置基準(zhǔn)并并聯(lián) 10μF 電容，AVDD_5V 采用 5V/2A 線性穩(wěn)壓器，減少電源噪聲對采樣精度的影響。

（二）電池化成測試設(shè)備

• 應(yīng)用架構(gòu) ：ADS9815 用于電池單體電壓采樣（8 通道對應(yīng) 8 節(jié)電池），輸入范圍 ±3.5V（適配 3.7V 鋰電池），通過差分輸入抑制共模噪聲（如地線干擾），低帶寬模式（21kHz）過濾開關(guān)電源噪聲；
• 關(guān)鍵配置 ：共模范圍配置為 ±6V（CM_RNG_CHx=1），啟用 XOR 數(shù)據(jù)隨機(jī)化（XOR_EN=1），減少地彈噪聲，采樣率 1MSPS / 通道，滿足電池化成過程中 100ms 間隔的電壓監(jiān)測需求；
• 校準(zhǔn)策略 ：每批次設(shè)備出廠前進(jìn)行兩點(diǎn)校準(zhǔn)（零刻度 / 滿刻度），通過 OFFSET 與 GAIN 寄存器補(bǔ)償系統(tǒng)誤差，確保長期測量精度≤0.1%。

六、設(shè)計指南

（一）PCB 布局與防護(hù)

1. 布局要點(diǎn)
   • 分區(qū)設(shè)計 ：模擬部分（AINxP/AINxM、REFIO、REFM）與數(shù)字部分（D0~D3、DCLKOUT、FCLKOUT）分開布局，模擬地與數(shù)字地單點(diǎn)連接，避免數(shù)字噪聲耦合；
   • 走線要求 ：模擬輸入走線長度≤50mm，寬度≥0.2mm，差分對走線長度差≤1mm，阻抗匹配 1MΩ（串聯(lián)電阻可選）；數(shù)字走線采用 50Ω 阻抗控制，遠(yuǎn)離模擬區(qū)域；
   • 熱管理 ：暴露熱焊盤（Thermal pad）需連接≥20mm2 銅皮，打 4 個 0.3mm 過孔（間距 1mm）至內(nèi)層地平面，ADS9817 滿負(fù)荷工作時結(jié)溫≤100°C（環(huán)境溫度 50°C）。
2. ESD 與 EMC 防護(hù)
   • ESD 防護(hù) ：器件 HBM ESD±2000V，CDM±500V，調(diào)試時需佩戴防靜電手環(huán)，PCB 預(yù)留 TVS 管位置（如 SMBJ18CA）用于輸入過壓保護(hù)；
   • EMC 優(yōu)化 ：電源端串聯(lián)共模電感（10μH），模擬輸入并聯(lián) 0.1μF 濾波電容，數(shù)字接口使用屏蔽線，滿足 EN 61326-1 工業(yè) EMC 標(biāo)準(zhǔn)。

（二）初始化與配置流程

1. 上電初始化
   1. 配置寄存器組 0（REG_BANK_SEL=0），設(shè)置 INIT_1=1011b（地址 0x04）；
   2. 切換至寄存器組 1（REG_BANK_SEL=2），設(shè)置 INIT_2=1（地址 0xF6）；
   3. 切換至寄存器組 2（REG_BANK_SEL=16），設(shè)置 INIT_3=1、INIT_4=1、INIT_5=1（地址 0x12、0x13、0x0A），等待 10μs 后復(fù)位 INIT_5；
   4. 依次復(fù)位 INIT_2、INIT_4、INIT_3、INIT_1，寫入 INIT_KEY=11b（地址 0x33），啟動 INIT=1（地址 0xF4），等待 1ms 后復(fù)位 INIT，完成初始化。
2. 核心配置
   • 輸入范圍 ：通過 RANGE_CH1~CH8 寄存器（地址 0xC2、0xC3）配置每通道輸入范圍，例如 CH1 配置為 ±5V（RANGE_CH1=0）；
   • 帶寬選擇 ：ANA_BW 寄存器（地址 0xC0）設(shè)置每通道帶寬，例如 CH1~CH4 設(shè)為高帶寬（ANA_BW [3:0]=1111）；
   • 數(shù)據(jù)接口 ：DATA_LANES=0（4 通道）、DATA_RATE=0（DDR）（地址 0xC1），F(xiàn)CLKOUT 與 FPGA 時鐘同步。