下面我用verilog來演示下同步復位與異步復位。同步復位的verilog程序如下：

　　moduleD_FF

　?。?/p>

　　//Inputports

　　SYSCLK，

　　RST_B，

　　A，

　　//Outputports

　　B

　　）;

　　//=========================================

　　//Inputandoutputdeclaration

　　//=========================================

　　inputSYSCLK;

　　inputRST_B;

　　input A;

　　outputB;

　　//=========================================

　　//Wireandregdeclaration

　　//=========================================

　　wireSYSCLK;

　　wireRST_B;

　　wireA;

　　regB;

　　//=========================================

　　//Logic

　　//=========================================

　　always@（posedgeSYSCLK）

　　begin

　　if（！RST_B）

　　B《=1‘b0;

　　else

　　B《=A;

　　end

　　endmodule

　　綜合后的RTL級電路圖如下：