全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司日前宣布推出最新版Cadence Encounter RTL-to-GDSII流程，面向高性能千兆級設(shè)計，包括在20納米最新技術(shù)節(jié)點上的新設(shè)計。這種最新的RTL-to-GDSII設(shè)計、實現(xiàn)與簽收流程是與領(lǐng)先的IP與晶圓廠合作伙伴及客戶合作開發(fā)的，能更有效地進行SoC開發(fā)，滿足并超越當今市場所需的功耗、性能與面積需求。

最新RTL-to-GDSII工藝建立于Cadence成功的產(chǎn)品基礎(chǔ)之上，進一步促進其在當今最先進的高性能、低功耗SoC設(shè)計方面的功耗、性能與面積方面的技術(shù)領(lǐng)先地位。此流程所對應(yīng)的有Encounter RTL Compiler, Encounter Test, Encounter ECO Designer, Encounter Digital Implementation System, Clock Concurrent Optimization (CCOpt), Encounter Timing System, Encounter Power System, Cadence QRC Extraction, Cadence Physical Verification System和可制造性設(shè)計技術(shù)等。

“Cadence Encounter RTL-to-GDSII流程幫助我們及時實現(xiàn)基于1 GHz ARM Cortex-A5處理器的智能手機平臺的芯片性能與功能目標，并且擁有更高的開發(fā)效率，”Spreadtrum總裁兼首席執(zhí)行官Leo Li博士說,“該新工藝流程擁有物理感知綜合和GigaOpt引擎等特色，可實現(xiàn)卓越的功耗-性能-面積權(quán)衡，支持我們在高級工藝節(jié)點上的復(fù)雜設(shè)計的開發(fā)目標。中國的3G低成本智能手機市場目前正在飛速發(fā)展，我們的智能手機平臺目前正在把握這一市場機會。

關(guān)于高性能設(shè)計、實現(xiàn)與驗證的技術(shù)細節(jié)將會在3月13至14日于圣荷塞舉辦的CDNLive!硅谷Cadence用戶大會上詳細探討，大會現(xiàn)已開始接受注冊。其他有關(guān)最新Encounter數(shù)字流程的技術(shù)詳情也將會在一系列Cadence在線研討會上討論。

最新Encounter 20納米技術(shù)以其建造即正確的雙掩模支持實現(xiàn)可靠的20納米芯片性能，涵蓋的功能包括布局規(guī)劃、布置與布線乃至簽收時序、功率與物理驗證。該方法可以改進20納米雙掩模設(shè)計的晶粒尺寸效率，并實現(xiàn)更有效的工程變更單（ECO）修訂。Cadence物理驗證系統(tǒng)的改良提供了晶圓廠認證的20納米設(shè)計內(nèi)檢查與最終簽收功能，確保DRC與雙掩模的可拆分性 (color correctness) 。

這次的最新版Encounter RTL-to-GDSII流程還包括最新的GigaOpt引擎，它獨具特色地融入了關(guān)鍵的物理感知綜合技術(shù)與物理優(yōu)化，能實現(xiàn)更快的時序閉合和更好的收斂結(jié)果。這是一種高度靈活的優(yōu)化引擎，支持采用高性能處理器的設(shè)計。通過駕馭多CPU的能力，該引擎將會比傳統(tǒng)優(yōu)化引擎更快。此外，新型獨特的CCOpt技術(shù)統(tǒng)一了時鐘樹綜合與物理優(yōu)化，實現(xiàn)10%的設(shè)計性能提升，可將時鐘樹功率與面積降低30%。

此次新版本的另外一個關(guān)鍵組成部分是GigaFlex技術(shù)，這是一種極大提升設(shè)計容量的新功能，可處理當今最大的1億單元以上的設(shè)計。如今設(shè)計師可以只用過去所需時間的10%就能實現(xiàn)全芯片設(shè)計拓撲目標，讓他們能夠及早發(fā)現(xiàn)潛在問題，從而盡快實現(xiàn)最理想的設(shè)計布局。 GigaFlex技術(shù)可用于同步進行從頂層到模塊級式層級設(shè)計與實現(xiàn)，以指數(shù)級大幅減少迭代與總設(shè)計周期時間。此外，自動化的功能性ECO技術(shù)可加快預(yù)掩膜和后掩膜ECO變更，這樣，可以通過智能層級式設(shè)計處理減少數(shù)小時或數(shù)天的時間。

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