SN65LVDS96 LVDS serdes（串行器/解串器）接收器包含三個(gè)串行輸入7位并行移位寄存器，一個(gè)7×?xí)r鐘合成器和四個(gè)單個(gè)集成電路中的低壓差分信號(hào)（LVDS）線路接收器。這些功能允許從兼容的發(fā)送器（例如SN65LVDS95）接收同步數(shù)據(jù)，通過(guò)四個(gè)平衡對(duì)導(dǎo)線，并以較低的傳輸速率擴(kuò)展到21位單端LVTTL同步數(shù)據(jù)。

接收時(shí)，接收高速LVDS數(shù)據(jù)并以LVDS輸入時(shí)鐘（CLKIN）的七倍速率加載到寄存器中。然后以CLKIN速率將數(shù)據(jù)卸載到21位寬的LVTTL并行總線。鎖相環(huán)時(shí)鐘合成器電路為內(nèi)部時(shí)鐘產(chǎn)生7×?xí)r鐘，為擴(kuò)展數(shù)據(jù)產(chǎn)生輸出時(shí)鐘。 SN65LVDS96在輸出時(shí)鐘（CLKOUT）的上升沿提供有效數(shù)據(jù)。

SN65LVDS96僅需要四個(gè)線路終端電阻用于差分輸入，很少或不需要控制。數(shù)據(jù)總線在發(fā)送器的輸入端和接收器的輸出端看起來(lái)相同，數(shù)據(jù)傳輸對(duì)用戶是透明的。唯一的用戶干預(yù)是可以使用關(guān)閉/清除（ SHTDN ）低電平有效輸入來(lái)禁止時(shí)鐘并關(guān)閉LVDS接收器以降低功耗。該信號(hào)的低電平將所有內(nèi)部寄存器清零至低電平。

SN65LVDS96的特點(diǎn)是在-40°C至85°C的環(huán)境空氣溫度下工作。