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　　半導體產(chǎn)業(yè)未來將不再由硅材料主導。為緊跟摩爾定律（Moore’s Law）發(fā)展腳步，全球整合元件制造商（IDM）一哥--英特爾（Intel）已在2012年開發(fā)者大會中，揭露其未來在14、7納米（nm）以下制程的技術藍圖；除將于2013年底展開14納米制程試產(chǎn)外，并可望在電晶體通道中率先導入鍺（Ge）或三五族（III-V）元素，進一步替代主宰互補式金屬氧化物半導體（CMOS）制程很長一段時間的硅材料，掀動半導體產(chǎn)業(yè)新一波革命。

　　半導體制程材料換血10納米改用鍺/III-V

　　晶圓磊晶層（Epitaxy Layer）普遍采用的硅材料，在邁入10納米技術節(jié)點后，將面臨物理極限，使制程微縮效益降低，因此半導體大廠已相繼投入研發(fā)更穩(wěn)定、高效率的替代材料。其中，鍺和三五族元素可有效改善電晶體通道的電子遷移率，提升晶片效能與省電效益，已被視為產(chǎn)業(yè)明日之星。

　　應用材料（Applied Materials）半導體事業(yè)群Epitaxy KPU全球產(chǎn)品經(jīng)理Saurabh Chopra表示，半導體產(chǎn)業(yè)界多年前開始即已積極替代材料研發(fā)已進行多年，包括英特爾、臺積電、三星（Samsung）和格羅方德（GLOBALFOUNDRIES）均在奮力微縮制程之際，同步展開新磊晶層材料測試，以改良電晶體通道設計，更進一步達到晶片省電、高效能目的。

　　事實上，大多晶圓代工廠邁入65納米制程后，就開始在正型（P-type）或負型（N-type）半導體磊晶層中的電晶體源極（Source）、汲極（Drain）兩端添加硅鍺（SiGe）化合物，以硅鍺的低能隙寬特性降低電阻，并借重體積較大的鍺擴張或擠壓電晶體通道，進而強化電洞遷移率（Hole Mobility）和電子遷移率（Electron Mobility）。如此一來，電晶體即可在更低電壓下快速驅動，并減少漏電流。

　　Chopra認為，下一階段的半導體材料技術演進，鍺將直接取代硅在磊晶層上的地位，成為新世代P型半導體中的電晶體通道材料；至于N型半導體則將導入砷化鎵（GaAs）、砷化銦（InAs）和銻化銦（InSb）等三五族元素（圖1）。不過，相關業(yè)者投入制程技術、設備轉換需一定時間及成本，且對新材料特性掌握度還不到位，預計要到10納米或7納米以下制程，才會擴大導入鍺、三五族元素等非硅方案。

　　圖1 鍺和三五族元素的物理表現(xiàn)均較硅出色，可望成為下世代的半導體主要材料。

　　Chopra分析，當半導體制程推進至28、20納米后，電晶體密度雖持續(xù)向上提升，但受限于硅材料本身的物理特性，晶片效能和電源效率的提升比例已一代不如一代；此時，直接替換電晶體通道材料將是較有效率的方式之一，有助讓半導體制程微縮的效果加乘。

　　卡位10nm世代　臺商搶布新制程/設備

　　為在10納米的后硅時代搶占一席之地，臺積電與漢辰也針對未來可望取代硅的鍺和三五族元素，分頭投入發(fā)展新的晶圓制程，以及離子布植（Ion Implant）設備，期能在下一個半導體世代中，繼續(xù)站穩(wěn)市場。

　　工研院IEK系統(tǒng)IC與制程研究員蕭凱木表示，10納米以下先進制程發(fā)展正面臨材料與設備革新的雙重問題。儘管多數(shù)業(yè)者均看好鍺或三五族元素，可有效改善電晶體通道的電子和電洞遷移率，加速10納米制程成形；然而，新材料卻也引發(fā)更復雜的半導體摻雜（Doping）技術、工具需求，因而帶動英特爾、IBM、臺積電，以及半導體設備廠加緊研究新制程與設備。

　　其中，臺積電近來積極卡位，不僅已加入由國家實驗研究院主導的納米元件創(chuàng)新產(chǎn)學聯(lián)盟，擴大10納米以下制程技術的產(chǎn)學合作；更密集部署高介電係數(shù)的晶圓閘極氧化層材料，以期在電晶體線寬微縮及通道材料換新后，同步提升閘極控制能力，降低晶片整體耗電量。

　　蕭凱木更強調，隨著10納米制程導入新材料，并轉向鰭式電晶體（FinFET）的立體結構，更將影響晶圓制程順序大挪移，因此，臺積電目前也已開始研擬新的晶圓生產(chǎn)流程。

　　此外，鍺和三五族元素能隙較小，雖可提升電晶體的電子移動速度與能源效率，但相對也造成較差的阻斷狀態(tài)（Off-state）效能，容易導致漏電流情形。對此，蕭凱木指出，未來半導體業(yè)者須改良摻雜制程，取得新材料比例平衡點，才能真正體現(xiàn)其應用價值；現(xiàn)階段，臺商漢辰正全速開發(fā)10納米以下制程的離子布植設備，可望搭配新材料達成電晶體源極、汲極與通道最佳化設計。

　　事實上，行動裝置輕薄、低功耗設計需求，已加快晶片制程與設計架構演進腳步，因此，不僅晶圓廠須因應先進制程發(fā)展而改良電晶體材料，封測業(yè)者也亟須配合新的三維晶片（3D IC）設計架構，研擬更合適的封裝及散熱設計方案。

　　蕭凱木認為，由于10納米以下制程仍需要好幾年的時間發(fā)展，所以對半導體設備商、晶圓及封測廠各段供應鏈業(yè)者而言，今年能否順利推動3D IC商用才是刺激營收成長的關鍵。

　　邁開3D IC量產(chǎn)腳步　半導體廠猛攻覆晶封裝

　　由于3D IC須導入晶圓硅穿孔（TSV）、堆疊制程，以及新的立體結構封測方法，因此，除臺積電近來持續(xù)擴充旗下CoWoS（Chip on Wafer on Substrate）制程服務的封測技術和合作伙伴，以加速布建3D IC一條龍生產(chǎn)線外；設備廠科磊（KLA-Tencor）也從2012下半年開始，就積極在國際研討會或展會中提出新的晶圓缺陷檢測概念與實際操作的解決方案。

　　不僅如此，其他半導體設備、封測廠今年也將擴大研發(fā)支出，強攻高階覆晶（Flip Chip）封裝解決方案，并改革相關技術、材料，期加速實現(xiàn)3D IC商用。

　　應用材料半導體事業(yè)群金屬沉積產(chǎn)品全球產(chǎn)品經(jīng)理歐岳生表示，以往半導體封裝技術的重要性不如制程演進，然而，隨著晶片設計益趨復雜，所搭配的封裝制程難度也同步提高；尤其步入2.5D/3D IC時代后，晶圓代工及封測業(yè)者為讓晶片在不影響占位空間的前提下，順利向上堆疊并協(xié)同運作，第一步就是要導入先進晶圓級封裝（WLP）、覆晶封裝技術，以打造優(yōu)良的錫球下層金屬（Under Bump Metallurgy， UBM）并鞏固3D IC底層結構。

　　歐岳生指出，目前半導體產(chǎn)業(yè)陷入將3D IC與硅穿孔劃上等號的迷思，認為只要該技術完備就能量產(chǎn)3D IC；但實際上，開發(fā)3D IC包含許多道工序，首先晶圓代工業(yè)者須完成晶圓薄化，并以硅穿孔制程鑿穿晶圓進行堆疊，后續(xù)則須借重封測廠導入高階覆晶封裝，讓銅柱（Pillar）、晶圓錫球（Bump）在更小的晶圓開孔中接合，并克服薄晶圓可靠度、應力和低介電材料損壞（Low K Damage）等問題，才能順利將產(chǎn)品推向市場。

　　由此可見，晶片封裝技術之于3D IC制造，重要程度并不遜于硅穿孔制程，并將成為實現(xiàn)3D IC的臨門一腳。歐岳生也透露，應用材料正攜手***一線封測業(yè)者，透過其在新加坡設立的先進封裝技術中心，積極提升半導體覆晶技術能量；同時也致力改良化學氣相沉積（CVD）、物理氣相沉積（PVD）等應用設備，將協(xié)助半導體制造商布局高階制程與覆晶封裝方案。

　　與此同時，因應薄晶圓制程在高溫貼合或剝離聚合物（Polymer）時，常面臨彎曲、不均勻等問題，應用材料也快馬加鞭研發(fā)新一代低溫聚合物材料，以提高薄晶圓的可靠度與穩(wěn)定性，避免讓高溫制程影響最終晶片的品質。

　　據(jù)市場研究機構Prismark調查報告指出，高階覆晶封裝產(chǎn)值可望從2011年的97億2，000萬美元成長到2016年的157億7，000萬美元?，F(xiàn)階段，包括日月光、艾克爾（Amkor）、硅品、星科金朋（STATS ChipPAC），以及力成等全球前五大封測廠，均開始沖刺高階覆晶封裝產(chǎn)能，且紛紛宣稱在2013年將再擴大資本支出，卡位28、20納米，以及3D IC封裝市場商機。