近日，芯華章科技正式宣布，CMOS毫米波雷達芯片開發(fā)的領(lǐng)導者加特蘭微電子與芯華章達成合作，采用芯華章的高性能FPGA原型驗證系統(tǒng)產(chǎn)品-樺捷（HuaPro-P1），驗證新一代復雜芯片的設計。

　　借助芯華章的自主軟件工具鏈，加特蘭可以一鍵完成ASIC設計到FPGA原型的分割和實現(xiàn)全流程，實現(xiàn)FPGA原型上的RTL級深度調(diào)試，從而達到全系統(tǒng)驗證的目的，縮短從設計驗證到軟件開發(fā)的迭代周期，更快與其客戶展開合作。

　　近年來，隨著高性能、易開發(fā)、小型化成為毫米波雷達發(fā)展的熱點和趨勢，新興應用對傳感器的體積、功耗和成本提出了更高的要求。同時，隨著摩爾定律的持續(xù)演進，集成電路的復雜程度指數(shù)級上升，芯片驗證越來越深入地嵌入到集成電路產(chǎn)業(yè)當中，扮演著芯片破局支點的重要角色。尤其是伴隨SoC/ASIC設計規(guī)模不斷增大且結(jié)構(gòu)愈加復雜，想要縮減開發(fā)周期，必須將系統(tǒng)軟件開發(fā)驗證和投前驗證并行，這更使得原型驗證的優(yōu)勢凸顯。許多設計和驗證團隊也越來越傾向于使用原型驗證，以滿足產(chǎn)品面市的時間窗口。 作為芯華章自主研發(fā)的高性能FPGA原型驗證系統(tǒng)，樺捷（HuaPro-P1）已獲得8項專利授權(quán)，可基于自主設計的軟硬件方案，幫助SoC/ASIC芯片客戶實現(xiàn)設計原型的自動綜合、分割、優(yōu)化、布線和調(diào)試，一鍵式自動化實現(xiàn)智能設計流程，有效減少用戶人工投入、縮短芯片驗證周期，為系統(tǒng)驗證和軟件開發(fā)提供大容量、高性能、自動實現(xiàn)、可調(diào)試、高可用的新一代智能硅前驗證系統(tǒng)。

　　加特蘭微電子汽車產(chǎn)品總監(jiān)劉洪泉：

　　“在RTL代碼到FPGA原型實現(xiàn)過程中，設計分割、時序與功能等調(diào)試工作，會占據(jù)FPGA原型驗證工作比較大的比重。與傳統(tǒng)FPGA平臺相比，芯華章的樺捷（HuaPro-P1）在可調(diào)試性和易用性上有顯著的提升，可以為我們提供多片F(xiàn)PGA的大容量系統(tǒng)，支持深度調(diào)試手段。經(jīng)過測試，通過HuaPro 自動化工具的輔助，在P1上實現(xiàn)系統(tǒng)原型與傳統(tǒng)產(chǎn)品相比節(jié)約了三倍以上的時間，并保持了良好性能與穩(wěn)定的運行，幫助我們加快整體的芯片設計周期。未來，我們將與芯華章保持長期合作，共同以最前沿的技術(shù)賦能復雜芯片設計，加快產(chǎn)品的上市速度，為全球用戶提供更高性能、更易使用和更低功耗的芯片產(chǎn)品?！?/p>

　　芯華章科技研發(fā)副總裁陳蘭兵：

　　“芯華章一直致力于為客戶提供創(chuàng)新性的技術(shù)解決方案，幫助尋找實現(xiàn)其設計要求的高效驗證路徑，以應對日益復雜的設計與建模帶來的艱巨挑戰(zhàn)。同時，EDA工具的研發(fā)也需要良好產(chǎn)業(yè)生態(tài)的推動，非常榮幸與銳意創(chuàng)新的加特蘭合作，通過交流更先進的市場需求，幫助我們快速進行產(chǎn)品迭代，并構(gòu)建更強大的驗證解決方案。未來，我們將持續(xù)以用戶的需求為核心，提供更加創(chuàng)新、快速、可靠的解決方案，助力加特蘭充分發(fā)揮技術(shù)優(yōu)勢，為自動駕駛技術(shù)發(fā)展提供助力。”