在鼓勵(lì)員工休假風(fēng)波后，臺(tái)積電承諾將持續(xù)投資臺(tái)灣。繼竹科2納米廠之后，據(jù)了解，臺(tái)積電將啟動(dòng)先導(dǎo)計(jì)劃，預(yù)計(jì)最新2納米以下（1納米）制程擬落腳新竹科學(xué)園區(qū)轄下的桃園龍?zhí)秷@區(qū)，這也代表國(guó)科會(huì)明年將展開(kāi)龍?zhí)秷@區(qū)三期園區(qū)報(bào)編程序，擴(kuò)大北部半導(dǎo)體聚落。

全球景氣趨緩、經(jīng)濟(jì)下行風(fēng)險(xiǎn)讓科技大廠一舉一動(dòng)被放大檢視，臺(tái)積電日前因鼓勵(lì)員工正常休假而受到關(guān)注，深夜發(fā)聲明強(qiáng)調(diào)營(yíng)運(yùn)正常，且2023年仍會(huì)是成長(zhǎng)的一年，同時(shí)允諾將持續(xù)投資臺(tái)灣。去年竹科寶山二期擴(kuò)建案通過(guò)環(huán)評(píng)之后，臺(tái)積電2納米廠今年第三季已展開(kāi)整地工作，下一世代設(shè)廠位址成為矚目焦點(diǎn)。

據(jù)科技人士透露，臺(tái)積電下一個(gè)先進(jìn)制程據(jù)點(diǎn)，確定將落腳在竹科園區(qū)的桃園龍?zhí)痘?，由于臺(tái)積電在龍科已有2個(gè)先進(jìn)封測(cè)廠，再加上竹科的地緣、人才支援，「這是最好的位置」。其實(shí)，臺(tái)積電早在2019年時(shí)就傳出曾評(píng)估過(guò)將晶圓制造廠設(shè)在龍?zhí)秷@區(qū)新用地，但后續(xù)因不明原因而暫時(shí)擱置，之后更有二納米以下先進(jìn)制程重回中科設(shè)廠等業(yè)界傳言。

竹科轄下的龍?zhí)秷@區(qū)基地現(xiàn)有從業(yè)員工數(shù)約7,000人，整體年?duì)I業(yè)額超過(guò)500億元，進(jìn)駐事業(yè)主要為積體電路、光電與生技產(chǎn)業(yè)等，已有包括臺(tái)積電、合晶科技、美商蘋(píng)果臺(tái)灣分公司等產(chǎn)業(yè)進(jìn)駐，今年3月超能高新材料公司新廠才剛動(dòng)土，讓整個(gè)科技產(chǎn)業(yè)聚落完整。園區(qū)近期因臺(tái)商回臺(tái)投資土地需求大增，若臺(tái)積電要再回到桃園龍?zhí)秷@區(qū)，勢(shì)必要再啟動(dòng)龍?zhí)秷@區(qū)三期開(kāi)發(fā)計(jì)畫(huà)。

對(duì)此，竹科管理局長(zhǎng)王永壯表示，關(guān)于個(gè)別廠商布局情況，在廠商宣布之前不便透露，但單純以龍?zhí)秷@區(qū)來(lái)說(shuō)，第一期事業(yè)專用區(qū)用地已差不多滿了，第二期主要規(guī)劃為公園、綠地開(kāi)放空間，未來(lái)若有新廠想要進(jìn)駐、設(shè)廠，確實(shí)要展開(kāi)第三期基地評(píng)估規(guī)劃工作。

臺(tái)積電未來(lái)若要將2納米以下先進(jìn)制程晶圓廠進(jìn)駐龍?zhí)?，水電需求是否滿足？經(jīng)濟(jì)部官員表示，不便針對(duì)單一企業(yè)評(píng)論，但廠商若有設(shè)廠等投資需求，都會(huì)與經(jīng)濟(jì)部聯(lián)系，盤(pán)點(diǎn)水電等需求。若5年后，龍?zhí)秷@區(qū)第三期基地開(kāi)發(fā)完畢、后續(xù)有更多新廠商進(jìn)駐時(shí)，水電是否仍然無(wú)虞？官員強(qiáng)調(diào)，屆時(shí)新竹海淡水廠機(jī)制已建置完備、桃園用水不再「南供」，加上大潭電廠三個(gè)燃?xì)庑聶C(jī)組上線，供水、供電屆時(shí)都應(yīng)沒(méi)有問(wèn)題。

臺(tái)積電1nm，如何實(shí)現(xiàn)？

半導(dǎo)體研發(fā)再突破！中國(guó)臺(tái)灣大學(xué)、臺(tái)積電與麻省理工學(xué)院（MIT）共同發(fā)表研究，首度提出利用「半金屬鉍」（Bi）作為二維材料的接觸電極，可大幅降低電阻并提高電流，使其效能幾與硅一致，有助實(shí)現(xiàn)未來(lái)半導(dǎo)體1納米的挑戰(zhàn)。這項(xiàng)研究已于《Nature》 期刊公開(kāi)發(fā)表。

臺(tái)大今（14日）指出，目前硅基半導(dǎo)體主流制程，已進(jìn)展至五納米及三納米節(jié)點(diǎn)，芯片單位面積能容納的電晶體數(shù)目，也將逼近半導(dǎo)體主流材料「硅」的物理極限，芯片效能無(wú)法再逐年顯著提升。一直以來(lái)科學(xué)界對(duì)二維材料寄予厚望，卻苦于無(wú)法解決二維材料高電阻、及低電流等問(wèn)題，以至于取代硅成為新興半導(dǎo)體材料一事，始終是「只聞樓梯響」。

此次由臺(tái)大、臺(tái)積電與麻省理工學(xué)院（MIT）共同發(fā)表的研究，首先由美國(guó)麻省理工團(tuán)隊(duì)發(fā)現(xiàn)在二維材料上搭配半金屬鉍（Bi）的電極，能大幅降低電阻并提高傳輸電流。隨后臺(tái)積電技術(shù)研究部門(mén)（Corporate Research）將鉍（Bi）沉積制程進(jìn)行優(yōu)化，臺(tái)大團(tuán)隊(duì)并運(yùn)用氦離子束微影系統(tǒng)（Helium-ion beam lithography）將元件通道成功縮小至納米尺寸，終于獲得這項(xiàng)突破性的研究成果。

臺(tái)大電機(jī)系暨光電所吳志毅教授進(jìn)一步說(shuō)明，使用鉍為接觸電極的關(guān)鍵結(jié)構(gòu)后，二維材料電晶體的效能不但與硅基半導(dǎo)體相當(dāng)，又有潛力與目前主流的硅基制程技術(shù)相容，有助于未來(lái)突破摩爾定律的極限。雖然目前還處于研究階段，但該成果能替下世代芯片提供省電、高速等絕佳條件，未來(lái)可望投入人工智能、電動(dòng)車、疾病預(yù)測(cè)等新興科技的應(yīng)用。

這項(xiàng)合作自2019年展開(kāi)，合作時(shí)間長(zhǎng)達(dá)一年半，包括臺(tái)大、臺(tái)積電、麻省理工學(xué)院等皆投入研究人力。

臺(tái)大與臺(tái)積電之間的合作緣份，早自2013年開(kāi)始，由科技部支持組成產(chǎn)學(xué)大聯(lián)盟，投入半導(dǎo)體前瞻技術(shù)研發(fā)，其中第一期計(jì)劃（2013年至2017年）累計(jì)81項(xiàng)專利申請(qǐng)（70件已獲證）；2018年起執(zhí)行第二期「超3納米前瞻半導(dǎo)體技術(shù)研究」計(jì)劃，研發(fā)成果專利申請(qǐng)有39件。

臺(tái)積電技術(shù)研究組織副處長(zhǎng)暨臺(tái)積電－中國(guó)臺(tái)灣大學(xué)聯(lián)合研發(fā)中心副主任林春榮表示，科學(xué)研究能夠驅(qū)動(dòng)產(chǎn)業(yè)發(fā)展，臺(tái)積公司多年來(lái)致力研發(fā)、推動(dòng)創(chuàng)新，并持續(xù)與全球知名大學(xué)合作。此次的研究成果再次體現(xiàn)了產(chǎn)學(xué)合作的重要性。

1nm后的晶體管，imec將CFET納入路線圖

在 VLSI 2021 上，imec 推出了 forksheet 器件架構(gòu)，以將納米片晶體管系列的可擴(kuò)展性擴(kuò)展到 1nm 甚至更領(lǐng)先的邏輯節(jié)點(diǎn)。在forksheet器件中，由于減小了 n 型和 p 型晶體管之間的間距，因此可以使有效溝道寬度大于傳統(tǒng)的環(huán)柵納米片器件。這有利于晶體管的驅(qū)動(dòng)電流（或直流性能）。此外，更小的n-to-p間距可以進(jìn)一步降低標(biāo)準(zhǔn)單元高度，逐步將標(biāo)準(zhǔn)單元推向4T軌道高度設(shè)計(jì)，這意味著4條單元內(nèi)金屬線適合標(biāo)準(zhǔn)單元高度范圍。

但是對(duì)于 4T cell設(shè)計(jì)和 16nm 的金屬間距，即使叉板變得太窄，也難以提供所需的性能。P. Schuddinck 等人在 2022 年 VLSI 論文中強(qiáng)調(diào)了這一挑戰(zhàn)。這就是互補(bǔ) FET 或 CFET 可以提供緩解的地方。因?yàn)樵?CFET 架構(gòu)中，n 和 pMOS 器件相互堆疊，從而進(jìn)一步最大化有效溝道寬度。

Julien Ryckaert：“在 CFET 架構(gòu)中，n 型和 pMOS 器件相互堆疊。堆疊從單元高度考慮中消除了 np 間距，允許進(jìn)一步最大化有效溝道寬度，從而進(jìn)一步最大化驅(qū)動(dòng)電流。我們還可以使用由此產(chǎn)生的面積增益將軌道高度推至 4T 及以下?！?/p>

圖1.從 FinFET 到 nanosheet 到 forksheet，最后到 CFET。

兩種不同的實(shí)現(xiàn)方案：monolithic和 sequential

研究人員正在探索兩種可能的集成方案，以實(shí)現(xiàn)具有挑戰(zhàn)性的 nMOS-pMOS 垂直堆疊：?jiǎn)纹╩onolithic）與順序（sequential）。

單片 CFET 流程從底部通道的外延生長(zhǎng)開(kāi)始，然后是中間犧牲層（sacrificial layer）的沉積，然后是頂部溝道的外延生長(zhǎng)。Naoto Horiguchi表示：“雖然這似乎是構(gòu)建 CFET 最直接的方法，但處理流程相當(dāng)復(fù)雜。例如，堆疊方法產(chǎn)生了非常高的縱橫比垂直結(jié)構(gòu)，這為進(jìn)一步圖案化鰭、柵極、間隔物和源極/漏極觸點(diǎn)帶來(lái)了關(guān)鍵挑戰(zhàn)?！?/p>

或者，可以使用由幾個(gè)塊組成的順序制造流程來(lái)制造 CFET。

首先，底層設(shè)備被處理到contacts。接下來(lái)，使用晶圓對(duì)晶圓鍵合技術(shù)，通過(guò)晶圓轉(zhuǎn)移在該層的頂部創(chuàng)建一個(gè)覆蓋半導(dǎo)體層。然后，集成頂層器件，連接頂柵和底柵。Julien Ryckaert說(shuō)：“從集成的角度來(lái)看，這個(gè)流程比單片流程更簡(jiǎn)單，因?yàn)榈讓雍晚攲釉O(shè)備都可以以傳統(tǒng)的‘二維’方式單獨(dú)處理。此外，它還提供了為 n 型和 p 型器件集成不同溝道材料的獨(dú)特可能性。”

PPAC 基準(zhǔn)測(cè)試：（優(yōu)化的）順序 CFET 是單片 CFET 的有效替代方案

在P. Schuddinck 等人在 2022 年發(fā)表的 VLSI 論文中，作者提出了 4T 標(biāo)準(zhǔn)單元設(shè)計(jì)中單片 CFET 與順序 CFET 的 PPAC 評(píng)估 。

Julien Ryckaert說(shuō)：“從這個(gè)基準(zhǔn)來(lái)看，使用單片工藝流程制造的 CFET 消耗更少的面積，并且優(yōu)于其有效電容增加的連續(xù)對(duì)應(yīng)物。然而，我們表明，通過(guò)應(yīng)用三個(gè)優(yōu)化，我們可以將順序 CFET 的軌跡與單片 CFET 的軌跡相提并論：（1）自對(duì)準(zhǔn)柵極合并（圖中的（v2）），（2）省略柵極cap (v3) 和 (3) 使用混合定向技術(shù)，稱為 HOT?！?/p>

圖2.nansoheet (NS)、forksheet (FS) 和 CFET（單片和順序）的柵極橫截面?；卷樞?CFET (=v1) 比單片設(shè)計(jì)更寬、更高。通過(guò)優(yōu)化流程（包括自對(duì)準(zhǔn)柵極合并 (v2) 和無(wú)柵極帽 (v3)），順序 CFET 在面積消耗方面接近單片 CFET（也在 VLSI 2022 上介紹）。

HOT 允許獨(dú)立優(yōu)化頂部和底部器件的晶體取向和應(yīng)變工程，而不會(huì)增加工藝流程成本。例如，在 n-on-p 配置中，可以在頂部使用具有 <100> 取向的硅片，從而為頂部 nMOS 器件提供最高的電子遷移率。而對(duì)于底部，pMOS 空穴遷移率受益于 <110> 硅片取向。Julien Ryckaert：“盡管單片 CFET 仍然是首選，但順序工藝流程的獨(dú)特之處在于它可以利用晶圓方向的這種差異。

通過(guò)這些優(yōu)化，我們的基準(zhǔn)測(cè)試表明，對(duì)于未來(lái) 4T 軌道設(shè)計(jì)，順序 CFET 流程可以成為更復(fù)雜的單片 CFET 的有效替代方案。”

逐步改進(jìn)模塊和集成步驟

近年來(lái)，imec 報(bào)告了在改進(jìn)單片和順序 CFET 的模塊和集成步驟方面取得的進(jìn)展。

例如，在 VLSI 2020 上，imec 率先展示了通過(guò)優(yōu)化關(guān)鍵模塊步驟實(shí)現(xiàn)的單片集成 CFET 架構(gòu) 。

對(duì)于順序 CFET，也報(bào)告了逐步改進(jìn)。盡管底層和頂層器件可以以傳統(tǒng)的“二維”方式分開(kāi)處理，但晶圓轉(zhuǎn)移帶來(lái)了特定的挑戰(zhàn)。例如，它對(duì)層轉(zhuǎn)移和頂層設(shè)備處理都具有熱預(yù)算限制（大約 500°C 或以下），以避免對(duì)底層設(shè)備產(chǎn)生任何負(fù)面影響。這是頂層器件的柵極堆疊可靠性的一個(gè)問(wèn)題，它通常需要 900°C 量級(jí)的熱步驟。

早些時(shí)候，imec 展示了保持良好柵極堆疊可靠性的新方法，其中包括對(duì) pMOS 頂部器件進(jìn)行低溫氫等離子體處理。

優(yōu)化的低溫 Smart Cut TM層轉(zhuǎn)移工藝——順序 CFET 的關(guān)鍵構(gòu)建模塊

在 A. Vandooren 等人在 2022 年發(fā)表的 VLSI 論文中，imec 評(píng)估了三種不同的層轉(zhuǎn)移過(guò)程 。在本文中，作者研究了各種工藝選項(xiàng)對(duì)頂部（完全耗盡的絕緣體上硅 (FD-SOI)）和底部（體 FinFET）器件的器件性能的影響。?

Naoto Horiguchi說(shuō)：“從成本的角度來(lái)看，特別有前途的是 SOITEC 的低溫 Smart Cut TM流程，它使用工程化的體施主晶圓來(lái)實(shí)現(xiàn)低溫下的薄層分裂。這種方法的美妙之處在于它允許重復(fù)使用供體晶圓，使其成為一種具有成本效益的解決方案。其他兩種方法都依賴于通過(guò)研磨和硅回蝕去除襯底，這不允許重新使用供體晶圓?！?/p>

圖3.SOITEC 低溫 Smart Cut TM層轉(zhuǎn)移流程的描述，無(wú)固化或低溫固化（也在 2022 VLSI 上展示）。

通過(guò)進(jìn)一步優(yōu)化，在使用低溫 Smart Cut 進(jìn)行概念驗(yàn)證層轉(zhuǎn)移后處理的頂級(jí)器件顯示可以從降低的電氣性能中恢復(fù)。Naoto Horiguchi表示：“由于未經(jīng)優(yōu)化的低溫固化，這些設(shè)備的電子遷移率較低。Soitec 進(jìn)一步開(kāi)發(fā)了其解決方案，表明我們可以通過(guò)優(yōu)化低溫固化步驟來(lái)恢復(fù)遷移率損失，從而提高 Si 通道的晶體質(zhì)量。鑒于這種方法的成本效益，我們認(rèn)為具有新開(kāi)發(fā)工藝條件的 Smart Cut TM是在順序 CFET 工藝流程中執(zhí)行層轉(zhuǎn)移的有效選擇。

它提供了一個(gè)通用流程，支持 CFET 之外的 3D 順序堆疊應(yīng)用，例如 memory-on-logic 或 logic-on-logic 的 3D 順序集成。”

圖 4 - 低溫 Smart Cut TM層轉(zhuǎn)移方法的電子有效場(chǎng)遷移率與反轉(zhuǎn)電荷，比較優(yōu)化和參考（概念驗(yàn)證）工藝條件。該圖顯示了 Opt 改進(jìn)的移動(dòng)性。B（紫色），表示額外的低溫固化步驟（也在 VLSI 2022 上介紹）。

通過(guò)這些測(cè)試設(shè)備，作者還展示了頂部和底部設(shè)備之間良好的電氣互連性，并通過(guò)功能逆變器鏈進(jìn)行了驗(yàn)證。此外，如上所述，通過(guò)集成氫等離子體處理步驟，可以保持頂層 pMOS 器件的柵極堆疊可靠性。

圖5.3D 順序堆疊器件的 TEM 橫截面（也在 VLSI 2022 上展示）。

“我想強(qiáng)調(diào)的是，這種架構(gòu)還不是真正的 CFET 實(shí)現(xiàn)，”Naoto Horiguchi 補(bǔ)充道?！袄纾谠O(shè)想的順序 CFET 架構(gòu)中，底部器件的金屬互連層 (M1B) 不存在。A. Vandooren 的 VLSI 論文中展示了我們的測(cè)試工具，用于演示改進(jìn)的層轉(zhuǎn)移作為順序 CFET 和其他 3D 順序堆疊實(shí)現(xiàn)的關(guān)鍵模塊。

未來(lái)，IMEC 表示，將繼續(xù)努力優(yōu)化集成步驟，最終將展示真正的順序 CFET 實(shí)施。

編輯：黃飛

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