SiC MOSFET功率模塊硬并聯(lián)環(huán)流產(chǎn)生機理與抑制手段剖析報告

BASiC Semiconductor基本半導體一級代理商傾佳電子（Changer Tech）是一家專注于功率半導體和新能源汽車連接器的分銷商。主要服務(wù)于中國工業(yè)電源、電力電子設(shè)備和新能源汽車產(chǎn)業(yè)鏈。傾佳電子聚焦于新能源、交通電動化和數(shù)字化轉(zhuǎn)型三大方向，代理并力推BASiC基本半導體SiC碳化硅MOSFET單管，SiC碳化硅MOSFET功率模塊，SiC模塊驅(qū)動板等功率半導體器件以及新能源汽車連接器。?

傾佳電子楊茜致力于推動國產(chǎn)SiC碳化硅模塊在電力電子應用中全面取代進口IGBT模塊，助力電力電子行業(yè)自主可控和產(chǎn)業(yè)升級！

傾佳電子楊茜咬住SiC碳化硅MOSFET功率器件三個必然，勇立功率半導體器件變革潮頭：

傾佳電子楊茜咬住SiC碳化硅MOSFET模塊全面取代IGBT模塊和IPM模塊的必然趨勢！

傾佳電子楊茜咬住SiC碳化硅MOSFET單管全面取代IGBT單管和大于650V的高壓硅MOSFET的必然趨勢！

傾佳電子楊茜咬住650V SiC碳化硅MOSFET單管全面取代SJ超結(jié)MOSFET和高壓GaN 器件的必然趨勢！

1.1 研究背景與意義

隨著電力電子技術(shù)向高頻、高壓、高功率密度方向演進，碳化硅（SiC）金屬氧化物半導體場效應晶體管（MOSFET）憑借其寬禁帶特性，正在逐步取代傳統(tǒng)的硅基IGBT，成為新能源汽車、光伏儲能、軌道交通等領(lǐng)域的首選功率器件。然而，受限于當前SiC晶圓的生長工藝、缺陷密度控制及良率成本，單顆SiC裸芯片（Die）的電流通流能力通常限制在100A-200A量級。為了滿足兆瓦級（MW）變流器對數(shù)百安培乃至數(shù)千安培電流的需求，并聯(lián)技術(shù)成為了唯一的工程路徑。

并聯(lián)主要分為兩個層級：一是模塊內(nèi)部并聯(lián)（Internal Paralleling） ，即在功率模塊封裝內(nèi)部將多顆裸芯片并聯(lián)鍵合，例如基本半導體（BASiC Semiconductor）的Pcore?2 ED3系列模塊（如BMF540R12MZA3）即通過內(nèi)部芯片并聯(lián)實現(xiàn)540A的額定電流 ；二是模塊間硬并聯(lián)（Hard Paralleling） ，即將多個封裝好的功率模塊外部端子直接連接，以進一步擴展系統(tǒng)容量。

然而，SiC MOSFET極高的開關(guān)速度（dv/dt>50V/ns, di/dt>5A/ns）使其對電路寄生參數(shù)的敏感度遠超硅基器件。在硬并聯(lián)應用中，器件靜態(tài)參數(shù)（如閾值電壓Vth?、通態(tài)電阻RDS(on)?）的離散性，以及功率回路與驅(qū)動回路寄生電感的不對稱性，會引發(fā)嚴重的**環(huán)流（Circulating Current）**問題。環(huán)流不僅會導致并聯(lián)支路間電流分配不均（Current Imbalance），引發(fā)個別器件熱過載，更可能在動態(tài)過程中誘發(fā)高頻振蕩，擊穿柵極氧化層或?qū)е缕骷┍朗В瑖乐刂萍s了SiC功率系統(tǒng)的可靠性與性能極限 。

1.2 報告范圍

傾佳電子楊茜剖析SiC MOSFET模塊在硬并聯(lián)工況下環(huán)流產(chǎn)生的物理機理，建立精確的靜態(tài)與動態(tài)電流分布數(shù)學模型，并系統(tǒng)性地闡述從器件選型、封裝優(yōu)化、電路布局到主動驅(qū)動控制的全方位抑制手段。傾佳電子楊茜結(jié)合了基本半導體（BASiC）最新的模塊技術(shù)參數(shù)與青銅劍技術(shù)（Bronze Technologies）的驅(qū)動解決方案，力求為高壓大功率SiC變流器的設(shè)計提供具有工程指導意義的理論支撐。

2. SiC MOSFET并聯(lián)環(huán)流產(chǎn)生的物理機理

環(huán)流的本質(zhì)是并聯(lián)支路間存在的電勢差驅(qū)動電荷在閉合回路中流動。根據(jù)發(fā)生的時間階段，環(huán)流可分為靜態(tài)環(huán)流和動態(tài)環(huán)流。雖然表現(xiàn)形式不同，但二者均源于系統(tǒng)的非對稱性。

2.1 靜態(tài)環(huán)流產(chǎn)生機理

靜態(tài)環(huán)流發(fā)生在器件完全導通（Conduction State）期間。此時，SiC MOSFET工作在線性區(qū)（歐姆區(qū)），可等效為一個受溫度和柵壓控制的可變電阻。

2.1.1 通態(tài)電阻（RDS(on)?）失配

根據(jù)歐姆定律，并聯(lián)支路的電流分配與支路總電阻成反比。支路總電阻由器件本身的通態(tài)電阻RDS(on)?、鍵合線電阻、端子電阻以及外部母排連接電阻構(gòu)成。

ID,i?=Itotal??Rloop,i?Rtotal??

其中 Rloop,i?=RDS(on),i?+Rconnect,i?。

基本半導體的BMF540R12MZA3模塊數(shù)據(jù)手冊顯示，其RDS(on)?在Tvj?=25°C時的典型值為2.2mΩ，而在175°C時上升至3.8mΩ 。這表明SiC MOSFET具有顯著的**正溫度系數(shù)（PTC）**特性。

自平衡機制：當某一支路因RDS(on)?較小而分擔更多電流時，其結(jié)溫Tj?升高，導致RDS(on)?增大，從而迫使電流向其他支路轉(zhuǎn)移。這種負反饋機制在一定程度上抑制了靜態(tài)環(huán)流的惡化。

潛在風險：盡管PTC效應有助于均流，但在低溫或低柵壓（VGS?接近Vth?）區(qū)域，SiC MOSFET的通道電阻（Channel Resistance）占主導，而通道遷移率隨溫度升高而增加，可能呈現(xiàn)負溫度系數(shù)（NTC）特性 。如果驅(qū)動電壓設(shè)計不當（如低于推薦的+18V ），可能導致電流集中導致熱失控。

2.1.2 連接阻抗的不對稱性

在硬并聯(lián)中，模塊外部的直流母排（DC Busbar）設(shè)計至關(guān)重要。如果模塊A距離電容組較近，而模塊B較遠，連接銅排的電阻差異（mΩ級別）將直接疊加在RDS(on)?上。對于RDS(on)?僅為2?3mΩ的高壓SiC模塊，哪怕0.5mΩ的連接電阻差異都會導致顯著的靜態(tài)電流不平衡（>10?20%）。

2.2 動態(tài)環(huán)流產(chǎn)生機理

動態(tài)環(huán)流發(fā)生在開關(guān)瞬態(tài)（Turn-on/Turn-off），是SiC并聯(lián)應用中最棘手的問題。其幅值往往遠超靜態(tài)負載電流，且伴隨著高頻振蕩。

2.2.1 閾值電壓（VGS(th)?）離散性與“熱失控循環(huán)”

閾值電壓決定了器件開啟和關(guān)斷的時刻。

開啟過程：Vth?較低的器件先開啟，率先承受負載電流，導致開通損耗（Eon?）劇增。

關(guān)斷過程：Vth?較低的器件后關(guān)斷，不僅拖尾電流大，還可能在其他器件已關(guān)斷時獨自承受高壓下的關(guān)斷電流，導致關(guān)斷損耗（Eoff?）激增。

致命的負溫度系數(shù)（NTC） ：與RDS(on)?的PTC特性不同，SiC MOSFET的Vth?具有負溫度系數(shù)（約?4mV/°C）。

惡性循環(huán)（Vicious Cycle） ：器件A的Vth?略低 → 開關(guān)過程承擔更多電流/損耗 → 結(jié)溫Tj?升高 → Vth?進一步降低 → 電流更加集中。這種正反饋機制是導致并聯(lián)SiC模塊在動態(tài)過程中發(fā)生熱失控炸管的核心原因之一 。

數(shù)據(jù)支撐：BMF540R12MZA3的數(shù)據(jù)顯示，其Vth?在25°C時典型值為2.7V（范圍2.3V-3.5V），而在175°C時降至1.85V 。這意味著如果并聯(lián)模塊間存在溫差，動態(tài)不平衡將被急劇放大。

2.2.2 寄生電感失配與感應電動勢

SiC器件極高的di/dt（可達5-10 kA/μs ）使得微小的寄生電感差異產(chǎn)生巨大的感應電壓差。 設(shè)兩個并聯(lián)支路的漏極電感分別為Ld1?,Ld2?，源極電感為Ls1?,Ls2?。在開通瞬間，電流快速上升，電感兩端產(chǎn)生壓降V=L?di/dt。

功率回路電感失配：若Ld1?+Ls1?

源極電感（LCS?）的負反饋效應：這是影響最深遠的參數(shù)。公共源極電感LCS?同時位于功率回路和驅(qū)動回路中。

VGS,internal?=VDriver??Rg?ig??LCS?dtdiD??

LCS?上產(chǎn)生的感應電壓（LCS??diD?/dt）方向與驅(qū)動電壓相反，會減緩柵極充電，產(chǎn)生負反饋（Source Degeneration）。

失配機理：如果并聯(lián)模塊的LCS?不一致（例如模塊布局導致源極引線長度不同），LCS?較小的器件受到的負反饋較弱，其VGS?上升更快，導通速度更快，從而搶占大部分動態(tài)電流。研究表明，LCS?的微小差異（如1-2 nH）即可導致50%以上的電流失配 。

2.2.3 零電壓回路（Zero Voltage Loop, ZVL）分析

在硬并聯(lián)結(jié)構(gòu)中，所有模塊的漏極相連，源極相連，形成了閉合的電氣回路，稱為“零電壓回路”。

根據(jù)基爾霍夫電壓定律（KVL），沿該閉合回路的電壓之和為零：

VDS1??VDS2?=Lloop?dtdicirc??+Rloop?icirc?

其中Lloop?是兩個模塊之間的互連雜散電感。 當兩個模塊的開關(guān)動作不同步（由Vth?或驅(qū)動延時導致）時，VDS1?與VDS2?瞬間產(chǎn)生巨大壓差（例如一個已導通為0V，另一個尚在阻斷為800V）。這個壓差直接加載在極小的Lloop?上，驅(qū)動劇烈的環(huán)流icirc?在兩個模塊之間流動，而不是流向負載。這種環(huán)流不經(jīng)過負載電感，僅受限于母排雜散電感，幅值可能達到數(shù)千安培，瞬間功率巨大 。

2.2.4 柵極回路振蕩與米勒效應

在高頻開關(guān)下，漏極電壓的劇烈變化（dv/dt）通過米勒電容Crss?向柵極注入電流： imiller?=Crss??dtdvDS?? 在并聯(lián)配置中，如果某一模塊先關(guān)斷，其VDS?迅速上升，產(chǎn)生的米勒電流會抬升該模塊的柵極電壓。如果抬升幅度超過Vth?，該器件會發(fā)生誤導通（Parasitic Turn-on） 。在并聯(lián)系統(tǒng)中，這種誤導通往往在模塊間交替發(fā)生，形成持續(xù)的柵極振蕩和功率回路環(huán)流，導致巨大的開關(guān)損耗和電磁干擾（EMI） 。

3. 并聯(lián)環(huán)流的綜合影響

熱失控風險：由于SiC Vth?的NTC特性，動態(tài)環(huán)流導致的熱不平衡是正反饋的，極易導致單管過熱失效。

器件應力超標：環(huán)流疊加在負載電流上，可能使峰值電流超過器件的脈沖電流額定值（如BMF540R12MZA3的IDM?=1080A ）。

柵極氧化層壽命損耗：柵極回路的環(huán)流振蕩會產(chǎn)生過壓尖峰，長期作用下會損傷脆弱的SiC柵極氧化層。

系統(tǒng)效率降低：環(huán)流在閉合回路內(nèi)消耗能量，直接體現(xiàn)為額外的開關(guān)損耗（Eon?,Eoff?增加）。

4. 環(huán)流抑制手段與關(guān)鍵技術(shù)

針對上述機理，抑制手段需從器件級、封裝級、電路級到驅(qū)動控制級進行多維度協(xié)同設(shè)計。

4.1 被動抑制策略（Passive Suppression）

4.1.1 器件篩選與分檔（Binning）

最基礎(chǔ)的手段是嚴格篩選并聯(lián)器件的靜態(tài)參數(shù)。

Vth?配對：要求并聯(lián)模塊的Vth?差異控制在極小范圍內(nèi)（如<100mV-200mV）。這能顯著減少開關(guān)時刻的時間差。

RDS(on)?配對：保證靜態(tài)均流。

局限性：增加了供應鏈管理難度和成本，且無法解決由電路布局不對稱引起的動態(tài)不平衡 。

4.1.2 對稱化布局設(shè)計（Symmetrical Layout）

這是解決電感失配的根本途徑。

模塊內(nèi)部布局：基本半導體在其模塊設(shè)計中采用了對稱的**“蝴蝶型”布局**或鏡像布局，確保內(nèi)部并聯(lián)芯片到端子的路徑長度一致，從而平衡Ld?和Ls? 。

外部母排設(shè)計：采用**疊層母排（Laminated Busbar）**技術(shù)。正負母排緊密貼合，利用互感抵消原理降低回路電感。對于并聯(lián)模塊，母排應設(shè)計為“星形”或“等長樹狀”結(jié)構(gòu)，確保每個模塊到直流電容的阻抗（R+jωL）一致。

去耦電容布局：在每個模塊的DC端子處就近布置高頻去耦電容，減小高頻開關(guān)環(huán)路的面積，從而降低感應電壓源的強度 。

4.1.3 柵極回路阻抗匹配

獨立柵極電阻（Rg?） ：為每個并聯(lián)模塊（甚至模塊內(nèi)的每個芯片）配置獨立的Rg(on)?和Rg(off)?。這不僅解耦了各柵極回路，還引入了阻尼，抑制柵極振蕩 。

數(shù)據(jù)參考：BMF540R12MZA3模塊內(nèi)部集成了約2.5Ω的柵極電阻，外部推薦驅(qū)動電阻為Rg(on)?=7.0Ω,Rg(off)?=1.3Ω 。在并聯(lián)時，外部電阻需根據(jù)并聯(lián)數(shù)量進行調(diào)整，通常采用Rg,total?=Rg,ext?/N的原則，但需防止過小的總電阻引發(fā)振蕩。

共模扼流圈（Common Mode Choke, CMC）與差模扼流圈（DMC） ：

原理：在并聯(lián)模塊的柵極回路中串聯(lián)差模扼流圈（或磁珠）。對于共模的驅(qū)動電流，扼流圈阻抗較?。坏珜τ谀K間流動的差模環(huán)流（Circulating Gate Current），扼流圈呈現(xiàn)高阻抗。

效果：這種方法能有效“掐斷”柵極間的環(huán)流，強制各模塊的柵極電壓同步上升，從而同步開關(guān)動作，抑制動態(tài)功率環(huán)流 。這是一種低成本且高效的無源抑制方案。

4.1.4 開爾文源極電阻（Kelvin Source Resistor）

對于采用開爾文源極連接（4引腳或多引腳）的模塊（如BMF540R12MZA3 schematic中包含輔助源極），在每個模塊的輔助源極回路中串聯(lián)一個小電阻（如0.5Ω?2Ω）。

機理：該電阻為源極地環(huán)路（Source Ground Loop）提供阻尼，抑制流經(jīng)驅(qū)動地平面的環(huán)流。同時，它引入了適度的負反饋——若某模塊di/dt過大，該電阻上的壓降會削減其實際VGS?，從而自動限制其開關(guān)速度，實現(xiàn)自平衡 。

4.2 主動抑制策略（Active Suppression）

隨著對性能要求的提高，僅僅依靠被動元件已難以滿足MW級系統(tǒng)的需求，主動門極驅(qū)動（Active Gate Driving, AGD）技術(shù)應運而生。

4.2.1 有源米勒鉗位（Active Miller Clamp）

這是防止誤導通和柵極振蕩的關(guān)鍵技術(shù)，在基本半導體的驅(qū)動方案說明中被特別強調(diào) 。

工作原理：在關(guān)斷過程中，當柵極電壓降至特定閾值（如2V）以下時，驅(qū)動芯片內(nèi)部的一個低阻抗MOSFET導通，將柵極直接短接到負電源（VEE）。

并聯(lián)應用：在并聯(lián)系統(tǒng)中，必須確保所有并聯(lián)模塊的米勒鉗位動作同步，或者采用雙極性有源米勒鉗位（Bipolar Active Miller Clamp） 。傳統(tǒng)的單極性鉗位可能因源極電感上的壓降導致鉗位效果失效，而雙極性方案能同時旁路柵極電阻和源極回路電感，提供最強的抗干擾能力 。青銅劍技術(shù)的驅(qū)動核（如2QP系列）集成了“高級有源鉗位”功能，正是針對此問題 。

4.2.2 動態(tài)延時補償與閉環(huán)控制

延時補償：通過檢測各支路的電流開通時刻，主動調(diào)節(jié)驅(qū)動信號的延時（Delay），補償由Vth?差異引起的時間差。例如，對Vth?較低的模塊人為增加納秒級的開通延時 。

閉環(huán)均流：利用羅氏線圈（Rogowski Coil）或分流器實時監(jiān)測各支路電流，di/dt或峰值電流的差值被反饋給FPGA或CPLD控制器?？刂破髟谙乱粋€開關(guān)周期動態(tài)調(diào)整各通道的柵極電壓幅值（Gate Voltage Level）或驅(qū)動電阻（Variable Gate Resistance），迫使電流趨于平衡 。

實現(xiàn)：青銅劍技術(shù)的數(shù)字驅(qū)動方案（配置CPLD）具備故障區(qū)分及智能管理功能，為實施此類復雜的閉環(huán)均流算法提供了硬件基礎(chǔ) 。

4.2.3 軟關(guān)斷技術(shù)（Soft Turn-off）

當并聯(lián)系統(tǒng)中某一個模塊發(fā)生短路時，巨大的短路電流可能導致嚴重的環(huán)流和過壓。

機理：如果直接硬關(guān)斷，巨大的di/dt在寄生電感上產(chǎn)生的電壓尖峰（Vspike?=L?di/dt）會擊穿器件。

應用：驅(qū)動器檢測到過流（Vce desat）后，不立即關(guān)斷，而是控制柵壓緩慢下降（Soft Turn-off）。這限制了關(guān)斷di/dt，確保電壓尖峰在安全范圍內(nèi)，同時也防止了因某一模塊突然切斷電流而導致的電流瞬間涌入其他并聯(lián)模塊（Current Commutation）造成的連鎖失效。青銅劍驅(qū)動器普遍集成了此功能 。

5. 商業(yè)化解決方案深度解析

5.1 基本半導體（BASiC Semiconductor）的模塊化策略

基本半導體的Pcore?2 ED3系列模塊（如BMF540R12MZA3）在設(shè)計上充分考慮了并聯(lián)需求：

材料創(chuàng)新：采用氮化硅（Si3?N4?）AMB基板。相比Al2?O3?和AlN，Si3?N4?具有更高的抗彎強度（700 MPa）和斷裂韌性，且熱導率高達90 W/mK。這種高強度的基板能承受并聯(lián)不均流帶來的局部熱沖擊，保證了在極端工況下的機械可靠性，防止銅層剝離 。

參數(shù)一致性：數(shù)據(jù)手冊分別列出了“上橋”和“下橋”的詳細靜態(tài)參數(shù)，且提供了25°C和175°C的數(shù)據(jù)，顯示了其工藝控制的一致性。例如，上下橋RDS(on)?差異極?。s0.1-0.2mΩ），為并聯(lián)應用提供了良好的先天條件 。

負壓驅(qū)動：推薦使用-5V的關(guān)斷電壓，提高了噪聲容限，防止并聯(lián)應用中因米勒效應引發(fā)的誤導通 。

5.2 青銅劍技術(shù)（Bronze Technologies）的驅(qū)動架構(gòu)

青銅劍技術(shù)的驅(qū)動方案（如2QP0435T17系列）體現(xiàn)了“驅(qū)動即抑制”的設(shè)計哲學：

ASIC芯片組：采用自研ASIC替代分立元件，減少了驅(qū)動器本身的參數(shù)離散性，確保多通道驅(qū)動信號的高度同步 。

“主板+門極板”架構(gòu)：這是針對多并聯(lián)應用的創(chuàng)新設(shè)計。主板處理邏輯和供電，而門極板直接安裝在每個功率模塊上。

優(yōu)勢：這種架構(gòu)將驅(qū)動電阻、米勒鉗位電路等關(guān)鍵元件物理上最接近IGBT/SiC模塊，最大限度地減小了柵極回路電感（Lg?），抑制了高頻振蕩，并實現(xiàn)了分布式的阻抗匹配 。

智能保護：集成的Vce短路保護和軟關(guān)斷功能，構(gòu)成了并聯(lián)系統(tǒng)的最后一道防線。

6. 結(jié)論與建議

SiC MOSFET模塊的硬并聯(lián)是實現(xiàn)大功率電力電子系統(tǒng)的必經(jīng)之路，但其面臨的環(huán)流挑戰(zhàn)遠比硅基器件嚴峻。這種環(huán)流源于器件參數(shù)（特別是Vth?的NTC特性）與電路寄生參數(shù)（LCS?、Lloop?）的復雜耦合，極易引發(fā)熱失控。

為了實現(xiàn)可靠的硬并聯(lián)，建議采取以下分層抑制策略：

基礎(chǔ)層（器件與布局） ：選用參數(shù)一致性好（如同批次）、采用Si3?N4?基板的模塊（如BASiC ED3系列）；設(shè)計高度對稱的疊層母排，確保功率回路阻抗匹配。

中間層（無源網(wǎng)絡(luò)） ：在柵極回路引入差模扼流圈（DMC）或磁珠以抑制高頻環(huán)流；利用開爾文源極電阻提供阻尼；獨立配置柵極電阻。

核心層（主動驅(qū)動） ：采用集成有源米勒鉗位、軟關(guān)斷功能的專用驅(qū)動器（如青銅劍方案）；對于極高要求的場合，引入基于延時補償?shù)闹鲃泳骺刂啤?/p>

通過上述“物理均流+無源抑制+主動控制”的綜合手段，可以有效馴服SiC MOSFET的并聯(lián)環(huán)流，釋放第三代半導體在兆瓦級應用中的巨大潛力。