在市場上所有的電子設(shè)計自動化 (EDA) 工具中，可測試設(shè)計 (DFT) 可能是最不被重視的。即使在設(shè)計階段將可測試性構(gòu)建到芯片中也會顯著降低高昂的測試成本。根據(jù)最近的分析，在制造后測試一批芯片以確定哪些部件沒有制造缺陷的成本已達(dá)到制造芯片成本的 40% 的驚人閾值。

DFT 可以消除通過問題設(shè)備的風(fēng)險，該設(shè)備最終將在現(xiàn)場以比在制造車間發(fā)現(xiàn)的成本高得多的成本被捕獲。它還可以避免拒絕無故障設(shè)備，從而提高良率。插入 DFT 還減少了與測試開發(fā)相關(guān)的時間，以及測試制造芯片的執(zhí)行時間。

DFT 是電子行業(yè)的流行語，與自動測試模式生成器 (ATPG) 和內(nèi)存內(nèi)置自測 (MBIST) 相結(jié)合，是插入片上測試基礎(chǔ)設(shè)施，例如掃描鏈、MBIST 結(jié)構(gòu)或壓縮/解壓縮邏輯。掃描鏈通過串行移位寄存器增加了可控性和可觀察性。使用掃描鏈，測試電路的問題被簡化并簡化為測試寄存器之間的組合邏輯。通過 ATPG 工具自動生成測試模式的能力可以減輕創(chuàng)建測試向量的耗時和煩人的任務(wù)。

在設(shè)計經(jīng)過功能驗(yàn)證后，片上測試基礎(chǔ)設(shè)施或掃描鏈被插入到門級網(wǎng)表中，并且必須謹(jǐn)慎行事，因?yàn)樗赡軙蓴_芯片的功能正確性。設(shè)計更改需要門級驗(yàn)證，以確保設(shè)計完整性沒有受到損害。測試由長序列的測試模式執(zhí)行，這是一項計算密集型任務(wù)，比寄存器傳輸級別 (RTL) 驗(yàn)證要繁瑣得多。

值得一提的是，從設(shè)計的角度來看，DFT 結(jié)構(gòu)的創(chuàng)建和插入相當(dāng)簡單。然而，從密度和尺寸的角度來看，設(shè)計變得相當(dāng)大，并且測試設(shè)計所需的測試模式量顯著增加了尺寸。

DFT 驗(yàn)證

當(dāng)設(shè)計規(guī)模達(dá)到數(shù)億門時，基于模擬器的驗(yàn)證對于門級檢查來說太慢了。DFT 方法只會讓事情變得更糟。如果這還不夠負(fù)擔(dān)，那么優(yōu)先訪問接近流片的模擬農(nóng)場有利于設(shè)計工程師，而與測試工程師競爭。芯片通常以最少的 DFT 驗(yàn)證流片，并且在流片后執(zhí)行徹底的 DFT 測試，為時已晚，無法修復(fù)設(shè)計錯誤。

DFT 驗(yàn)證有多種形式，包括需要驗(yàn)證的自定義初始化模式。它可以是由自動測試模式生成工具插入的片上時鐘控制器，需要在模式執(zhí)行期間進(jìn)行動態(tài)驗(yàn)證，或者是為 MBIST 添加的邏輯，需要對與測試模式相關(guān)的邏輯進(jìn)行功能驗(yàn)證。SoC 可以包括自定義初始化模式，該模式配置測試并導(dǎo)致從功能模式到測試模式的轉(zhuǎn)換。其他測試模式可能具有低功耗技術(shù)，在測試期間將部分芯片置于低功耗模式，這需要在適當(dāng)?shù)臈l件下驗(yàn)證測試基礎(chǔ)設(shè)施。

使用 DFT 應(yīng)用程序進(jìn)行硬件仿真

硬件加速加速了進(jìn)行徹底 DFT 驗(yàn)證所需的仿真周期。它可以驗(yàn)證芯片的功能，無論其大小和復(fù)雜性如何。

雖然硬件仿真已經(jīng)使用了 30 年，通過部署可重新編程的硬件來增加驗(yàn)證周期，但新的部署模式使其成為一種更加可行的驗(yàn)證工具，并為“應(yīng)用程序”方法鋪平了道路。對于那些使用更困難的基于模擬器的驗(yàn)證方法的芯片設(shè)計團(tuán)隊來說，最近發(fā)布的一些用于硬件仿真的應(yīng)用程序可能是受歡迎的消息。DFT 應(yīng)用程序加快了需要全面門級仿真的芯片設(shè)計進(jìn)度。利用自動生成的模式，設(shè)計團(tuán)隊可以縮短整個模式的開發(fā)周期。

這種類型的硬件仿真的可擴(kuò)展硬件和編譯器能夠?qū)Υ笮烷T級設(shè)計進(jìn)行測試模式驗(yàn)證，并將掃描和其他測試結(jié)構(gòu)嵌入到設(shè)計中。其高性能可實(shí)現(xiàn)更多仿真周期，加速 DFT 分析。DFT 應(yīng)用程序可與其他工具互操作，因?yàn)樗С稚a(chǎn)測試儀上使用的行業(yè)標(biāo)準(zhǔn) STIL 格式文件，以識別制造過程中損壞的芯片。

用于硬件仿真的 DFT 應(yīng)用程序改變了硬件仿真器部署過程中的編譯流程和運(yùn)行時執(zhí)行。這些是編譯流程和運(yùn)行時執(zhí)行的變化。帶有掃描和 MBIST 的門級設(shè)計被輸入硬件仿真的編譯器。編譯器創(chuàng)建必要的測試基礎(chǔ)設(shè)施，用于從 STIL 文件中讀取測試向量，將它們應(yīng)用到合成的被測設(shè)備 (DUT) 并比較輸出。編譯器將用戶網(wǎng)表重新編譯并綜合成與硬件仿真兼容的結(jié)構(gòu)描述。在編譯時，仿真器創(chuàng)建必要的基礎(chǔ)設(shè)施，用于從 STIL 文件中讀取測試向量并將它們應(yīng)用到合成的 DUT，然后重新編譯并將網(wǎng)表合成為與仿真兼容的結(jié)構(gòu)描述。測試工具包括一個比較輸出的機(jī)制。見圖#1。

圖 1：DFT 應(yīng)用修改后的編譯流程。

調(diào)用時，設(shè)計和測試平臺被映射到仿真器中。在運(yùn)行時，硬件仿真從 STIL 文件中提取測試向量，將它們應(yīng)用到 DUT，并比較輸出——所有這些都以仿真速度進(jìn)行。見圖#2。

圖 2：運(yùn)行時圖顯示了主機(jī) PC 和仿真器中的操作分解。

DFT 應(yīng)用程序支持執(zhí)行完整的模式集以進(jìn)行 DFT 驗(yàn)證，以縮短模式開發(fā)周期。一個可擴(kuò)展的仿真平臺可以容納多達(dá)數(shù)十億個門的設(shè)計，以及一個可以支持 DFT 方法的編譯器，可以對嵌入了掃描和其他測試結(jié)構(gòu)的大型門級設(shè)計進(jìn)行測試模式驗(yàn)證。

一旦芯片制造完成，相同的 STIL 文件就可以在測試臺上使用。加載到 ATE 中，測試向量運(yùn)行芯片并將其響應(yīng)與 STIL 文件中的預(yù)期值進(jìn)行比較。

測試設(shè)計

硬件仿真不會以比仿真更快的速度進(jìn)行仿真——它要快幾個數(shù)量級。在硬件仿真上運(yùn)行 DFT 模式時，一些基準(zhǔn)測試顯示了四到五個數(shù)量級的改進(jìn)。見表#1。

表 1：DFT 應(yīng)用基準(zhǔn)的比較顯示了性能改進(jìn)。

通過將模擬器上通常需要三個月的測試時間減少到兩個小時，硬件仿真允許在芯片流片之前對測試向量和 DFT 邏輯進(jìn)行完整驗(yàn)證。為硬件仿真提供 DFT 應(yīng)用程序可拓寬使用模型、提高性能并幫助驗(yàn)證工程師規(guī)避風(fēng)險。DFT 工程師現(xiàn)在有一種方法可以利用硬件仿真的強(qiáng)大功能來確保芯片適合使用“應(yīng)用程序”進(jìn)行制造。

審核編輯：湯梓紅