SRAM 被廣泛應(yīng)用于計算機、手機、數(shù)碼相機、汽車電子和醫(yī)療設(shè)備等電子產(chǎn)品中”，其快速存取和不需要周期刷新等特點對提高系統(tǒng)的可靠性、改普系統(tǒng)性能具有至關(guān)重要的作用。根據(jù)國際半導(dǎo)體技術(shù)藍(lán)圖（ITRS）報告，在MPU 產(chǎn)品和高性能ASIC占芯片面積的比例達到50%以上，且隨著集成電路工藝技術(shù)的進步和集成度的提高，比例不斷增大。現(xiàn)代數(shù)字集成電路中的SRAM 設(shè)計都采用CAD 工具，根據(jù)設(shè)計參數(shù)自動生成，設(shè)計者的自主性較小，對功耗、版圖面積的優(yōu)化較為困難，尤其針對一些特定應(yīng)用時，半定制的設(shè)計方法存在明顯的不足。本文采用全定制方法，設(shè)計了一款8x8 bit SRAM，主要應(yīng)用于傳感器、測量設(shè)備等數(shù)據(jù)存儲量少、功耗和成本低的設(shè)備中。

　　2SRAM 的整體結(jié)構(gòu)

　　SRAM 主要由存儲陣列和外圍電路構(gòu)成，本文設(shè)計的SRAM 結(jié)構(gòu)如錯誤！ 未找到引用源。所示。其中，存儲陣列是SRAM 的存儲核心，外圍電路主要包括地址譯碼器、靈敏放大電路、預(yù)充電路、多路選擇器和控制電路。通常情況下，存儲單元排列成方陣，行譯碼電路和列譯碼電路用于在讀或?qū)懖僮髦岸ㄎ淮鎯卧?。靈敏放大電路用于讀出存儲單元數(shù)據(jù)時將其電壓放大，加速讀操作?？刂齐娐分惺褂?a href="http://www.brongaenegriffin.com/tags/時鐘/" target="_blank">時鐘信號和）↑選信號共同控制SRAM 的讀寫操作。

　　各電路模塊的設(shè)計

　　存儲單元

　　SRAM 的存儲單元使用傳統(tǒng)6 管單元，如圖2所示。該單元由兩個交叉耦合的反相器連接到兩個NMOS 存取構(gòu)成。由節(jié)點Q 和節(jié)點QB 共同存僻數(shù)據(jù)，其中節(jié)點QB 為節(jié)點Q 的反相。

　　圖2 6管SRAM 單元電路圖

　　使用Hspice 仿真該單元的讀寫過程，可得存儲單元的讀延遲約為22.55 ps，寫延遲約為49.03 PS。仿真得到該單元靜態(tài)噪聲容限（SNM）的蝶形圖如圖3 所示，SNM 約為1.03 V。

　　圖3

　　譯碼電路

　　SRAM 存儲器能夠基于地址譯碼器隨機存取數(shù)據(jù)。譯碼器可以在讀寫操作開始之前確定存儲單元，減少封裝管腳數(shù)，從而減小外圍電路的而積和功耗。通過譯碼電路，可以用M 個地址來表示2￥個存儲單元，如圖4 所示。

　　靈敏放大器

　　靈敏放大器（Sense Amplifier，SA）的作用是放大位于位線與輸出緩沖單元之間，可以放大兩信號，根位線上微小的電位差，輸?shù)较乱患夒娐?。本文采用鎖存型靈敏放大器，它在速度、工藝敏感度和良品率等方面表現(xiàn)得比較優(yōu)秀，如圖5 廬信號控制兩個PMOS 晶體管M6 和M7示。

　　S en s e的導(dǎo)通狀態(tài)，實現(xiàn)數(shù)據(jù)的讀出控制，同時也起到隰離保護位線的作用。對于晶體管M5，M6，M7，羔要增加其寬度來減小由此引起的延遲，提高靈敏放大器的速度。

　　預(yù)充電路

　　本設(shè)計使用較為簡單的預(yù)充電路，如圖6 所示。該電路由兩個弱PMOS 管組成，棚極接地。除了讀和寫過程，該預(yù)充電路可以使位線BL 和BLB處于較弱的高電平狀態(tài)。

　　多路選擇器

　　多路選擇器（mux）也稱為數(shù)據(jù)選擇器，連接在位線BL 和BLB 上，在寫操作過程中，兩個多路選擇器分別控制兩根位線數(shù)據(jù)的寫入。圖7（a）為連接到BL 的多路選擇器，圖7（b）為連接到BLB 的多路選擇器。只有寫使能信號W _EN 為高電平時，數(shù)據(jù)D才能傳輸?shù)轿痪€上，由此來控制數(shù)據(jù)的寫入。

　　整體仿真與版圖設(shè)計

　　SRAM 的電路仿真

　　由于本設(shè)計主要應(yīng)用于傳感器、測量設(shè)備等數(shù)據(jù)存儲量少、功耗和成本低的設(shè)備中，所以單端口SRAM 已經(jīng)能夠滿足設(shè)計要求。將SRAM 單元排列成8X8 的陣列，連接到外圍電路，通過時鐘信號和片選信號共同控制讀寫使能信號，最終得到總體的SRAM 電路圖。為了保證SRAM 電路功能和性能，采用測試向量進行仿真，測試向量及仿真結(jié)果如表1所示。

　　時鐘頻率為20 MHZ 時，遍歷OOO 到111所有地址（即可遍歷所有存儲單元），輸入測試向量。圖8 所示為寫入的數(shù)據(jù)D0~D7，該波形同表1所示的測試向量對應(yīng)。數(shù)據(jù)寫入后，讀取寫入的數(shù)據(jù)，讀出的數(shù)據(jù)如圖9 中的R0~R7 所示。對比發(fā)現(xiàn)，在時鐘頻率為20 MHZ 時，SRAM 能夠較好地完成數(shù)據(jù)的寫入和讀出，邏輯功能無誤。此外，可以得讀延遲約為6ns。

　　SRAM 的版圖設(shè)計

　　SRAM 版圖通過全定制設(shè)計方法實現(xiàn)，面積約為（0.299x0.275 ）mm2。版圖通過了DRC，ERC，LVS等物理驗證和后仿真時序驗證，最后導(dǎo)出GDSI 數(shù)據(jù)文件，交付工藝線流片生產(chǎn)。流片后顯微照片如圖10 所示。

　　芯片測試

　　為完成SRAM 芯片的測試，需要設(shè)計測試電路板。測試電路板主要提供測試接口和電源。芯片的控制信號和數(shù)據(jù)信號由紅色颶風(fēng)II-Xilinx FPGA 開發(fā)板提供，使用ISE13.2 軟件建立測試工程，編寫Verilog 測試程序（主要包括按照時序提供分頻后的測試時鐘、數(shù)據(jù)信號和控制信號），通過JTAG 下載到FPGA 的PROM 中，重新上電進行測試，通過RIGOL DS1102CA 雙通道示波器捕捉信號，硬件測試平臺如圖11所示。

　　將示波器的通道1連接到寫使能信號，通道2連接到數(shù)據(jù)端D7。如圖12 所示，上方的波形為通道1接收的數(shù)據(jù)，下而的波形為通道2接收的數(shù)據(jù)。設(shè)計輸入向量測試，當(dāng)?shù)刂窞镺OO 時，將片選端CS置為低電平，圖12 中，A區(qū)WT=*0”，RD=“1“，RD= “0”，讀出寫入數(shù)據(jù) 為“0”; B區(qū)WT=“1”，數(shù)據(jù)為“0”; C 區(qū)WT=“0”，RD=“1”，寫入數(shù)據(jù)為“1”D 區(qū)WT-“1”，RD-“1”，為了更好地觀察讀出“1”時端口的電平變化，該段不進行讀寫，在輸出端口上加弱的低電平信號; E 區(qū)WT=“1”，RD= “0”，讀出數(shù)據(jù)為“1”，可明顯地看到讀出數(shù)據(jù)“1”的過程。從圖中可以看到數(shù)據(jù)“0”和“1”被成功地寫入和讀出。

　　為驗證實際的芯片是否可以達到設(shè)計指標(biāo)，參考仿真方法，輸入如表1中的測試向量，以D7為例，寫入10100011后讀出SRAM 中的數(shù)據(jù)，波形如圖13 所示。遍歷OOO到111所有地址，寫入并讀出數(shù)據(jù)，驗證每個數(shù)據(jù)端是否能夠正常工作，結(jié)果顯示每個數(shù)據(jù)端口功能正確。

　　存取時間也是SRAM 的一個重要參數(shù)，它可以表示存儲器的工作速度，圖14 為測量讀“1”時的存取時間。測量得到，存取時間=299.4 ns- 293.2測量存取時間時，不同的數(shù)據(jù)端口會有ns=6.2 ns。較小差別，這與實際芯片制造和不可避免的測量誤差均有關(guān)。

　　測試可知： 當(dāng)電源電壓為3.3MHZ。工作時，測得電作正常，工作頻率可達20源上的最大電流約為1.8545由此可得功耗絲mA，為6.11985mW。

　　總結(jié)

　　本文基于Chartered 0.35EEPROM CMOSum工藝，采用全定制方法設(shè)計了一款8x8 bit SRAM 芯片。給出該SRAM 的整體結(jié)構(gòu)，并分別介紹了各外圍電路模塊的設(shè)計。完成整體電路仿真和全定制版圖設(shè)計，最后流片。芯片封裝后，搭建測試平臺進行測試。測試結(jié)果表明，在時鐘頻率為20 MHZ 條件下，芯片功能正常，性能達到設(shè)計要求，存　時間約6.2 ns，功耗約6.12mW。