這個并入或串行輸入，串行輸出寄存器具有門控時鐘（CLK，CLK INH）輸入和覆蓋清除（CLR）\輸入。并行輸入或串行輸入模式由移位/加載（SH /LD \）輸入建立。當(dāng)為高電平時，SH /LD \使能串行（SER）數(shù)據(jù)輸入，并將8個觸發(fā)器與每個時鐘（CLK）脈沖串行移位耦合。低電平時，使能并行（寬邊）數(shù)據(jù)輸入，并在下一個時鐘脈沖發(fā)生同步加載。在并行加載期間，禁止串行數(shù)據(jù)流。時鐘通過2輸入正或非門在CLK的低至高電平邊沿完成，允許一個輸入用作時鐘使能或時鐘禁止功能。保持CLK或CLK INH為高電平會禁止時鐘;保持低電平使能另一個時鐘輸入。這允許系統(tǒng)時鐘自由運(yùn)行，并且可以通過另一個時鐘輸入停止命令。僅當(dāng)CLK為高電平時，CLK INH才應(yīng)更改為高電平。 CLR \覆蓋所有其他輸入，包括CLK，并將所有觸發(fā)器復(fù)位為零。