世界不是平的，晶圓代工行業(yè)也是如此。對性能的需求不斷變化，競爭格局也在持續(xù)改變，這是一個因創(chuàng)新而繁榮的多維市場。盡管晶圓代工行業(yè)經(jīng)歷了天翻地覆的變化，芯片設計基本上仍然拘泥于傳統(tǒng)的平面架構(gòu)。

不過，平面架構(gòu)是否真能釋放理想的性能？

Samsung Foundry 卻并不認為這就是終點，因此打造出了 3D IC，這種立方體式的解決方案提供更高水平的性能，超越了傳統(tǒng)的性能尺度。3D IC 這種多層基礎架構(gòu)是我們從二維芯片轉(zhuǎn)向三維立體芯片轉(zhuǎn)型的關鍵，它實現(xiàn)了存儲和性能的結(jié)合，讓“延續(xù)摩爾定律”的未來成為現(xiàn)實。

改變形態(tài)，改變未來

在圣何塞舉行的 2022 年三星SAFE論壇上，當Samsung Foundry設計技術團隊負責人Sangyun Kim邁上講臺發(fā)表主題演講時，他向半導體行業(yè)傳遞了一條熟悉的訊息。

他說：“計算需求在快速增加?！辈⑶夜に嚿壉旧聿蛔阋在s上需求的增長步伐。他的團隊需要確?？蛻襞苴A這些快速的變化，這也是Cube（立體）技術誕生背后的主要推手。

3D IC Cube技術將芯片堆疊為一個立體的結(jié)構(gòu)，將多種解決方案的性能集成到一個統(tǒng)一的單元中。堆疊后芯片之間的通信速度更快，因為與一維平面芯片設計相比，交換信息時信息的傳遞距離更短。節(jié)省空間和成本也是這種方案的優(yōu)點之一。

不過也許更重要的是，它改進了對所謂“異構(gòu)集成”的應用，即在單個堆棧中綜合多個互補的芯片，從而綜合利用各自的優(yōu)點。

“例如，頂部裸片可能是用于實現(xiàn)高性能的3GAA。底部裸片可能是SF4，甚至傳統(tǒng)節(jié)點的芯片，用于節(jié)省成本或進行 IP 復用”，Kim介紹說。

通過在小空間容納更多的功能，3D IC解決方案擴展了摩爾定律的翻倍能力，這在平面芯片時代是不可想象的。

而正如預期的那樣，在平面芯片中創(chuàng)建立體設計帶來了新的晶圓代工挑戰(zhàn)。

3D設計的挑戰(zhàn)

3D IC解決方案只能利用先進的晶圓代工工藝來實現(xiàn)，沒有硅通孔(TSV)技術，立體解決方案根本無法實現(xiàn)。

這種技術讓晶圓之間的連接更快速、更高效。在立體結(jié)構(gòu)中，TSV用于為頂部裸片構(gòu)建PDN，同時對于頂部和底部裸片之間的信號傳輸也至關重要，從而提供客戶需要的超快連接。使用TSV技術需要克服多方面的挑戰(zhàn)。除此之外，我們需要提供一個電量傳輸網(wǎng)絡，以通過這些TSV和Ubump來支持3D IC堆棧，同時還必須滿足IR和電磁輻射（EM）要求。

在同一裸片中支持中間層TSV和最后一層TSV，是我們找到的低電阻電量傳輸解決方案。我們還支持多種類型的TSV捆綁，以進一步減少高性能應用的IR/EM風險。此外，我們通過應力模擬和硅驗證減少了TSV及其排除區(qū)城浪費，從而可以將某些器件放置到排除區(qū)城中，減少面積浪費。最后，我們開發(fā)了一種更傾向宏觀整體的平面擺放指南，以讓我們的設計流程具有TSV意識。

基于Ubump鍵合技術是3D IC工藝的另一關鍵技術。Samsung Foundry的Ubump鍵合技術經(jīng)過了各種解決方案的測試，并已獲準量產(chǎn)，讓3D IC能夠以低成本在各種設備中實現(xiàn)。這讓客戶可以利用這些基本的技術以及 PDK、DK、IP、DM設計基礎設施，輕松開始設計3D IC。

一個設計問題

不過在實施3D IC解決方案時，存在另一個平面芯片不會出現(xiàn)的問題：功能模組是該放在頂部還是底部？

為幫助客戶解答這一問題，我們與 EDA 合作伙伴聯(lián)合開發(fā)了一種分區(qū)方法論，以在早期設計階段使用。借助這些方法論，每個DOE都可以進行電壓降（IR）分析，并讓設計師可以選擇適合其用途的候選方案。其優(yōu)勢是多方面的：通過從適合的候選分區(qū)方案開始3D IC設計，相較傳統(tǒng)方法，可縮短交付周期。

盡管立體設計存在多方面的挑戰(zhàn)，我們只需在傳統(tǒng)2D設計工作流程的基礎上增加幾個額外的步驟，即可創(chuàng)建 3D 設計。其中大部分額外的步驟都在于TSV的放置，此外頂部和底部裸片之間的 Ubump對齊也需要單獨的步驟。

為確保性能達到并超越標準，我們高度重視測試。我們首先對頂部和底部裸片進行單獨測試，然后對整個3D結(jié)構(gòu)進行IEEE標準1838測試，以確保理想的裸片堆疊。

“由于這種解決方案為鍵合前和鍵合后測試提供了基本的3D測試架構(gòu)，它不僅讓我們有機會提高堆疊裸片模式的效率，同時也有利于保證質(zhì)量”，Kim向參加三星SAFE論壇的觀眾解釋道。如果測試結(jié)果顯示存在預料之外的缺陷，三星的智能通道修復解決方案可進行必要的修改來提高良率。

減少關口以改進簽收時序

簽收挑戰(zhàn)是3D IC架構(gòu)的天然結(jié)果——這是指不同的簽收關口可能缺乏控制。這是在每個芯片上使用不同的技術進行制造的副作用。為解決這一問題，三星開發(fā)了一種稱為減少關口的新方法學，這種方法在時序簽收中使用主導關口，而不是全部的組合。

而對于IR/EM簽收，三星面臨了一種完全不同的挑戰(zhàn)。由于裸片通過TSV供電，后者在現(xiàn)有的 2D 設計中是不存在的，每個裸片的電壓降（IR）/ 電遷移（EM）可能會相互影響。為解決這一問題，我們同時分析了多芯片的 IR/EM。

攜手重塑性能

緊密合作是半導體創(chuàng)新的重要推動力量，許多解決方案都是我們與EDA生態(tài)系統(tǒng)合作伙伴共同努力的直接結(jié)晶。

“當然，克服新的技術挑戰(zhàn)只是我們與EDA合作的內(nèi)容之一”，Kim提醒觀眾。Samsung Foundry與四家主要的EDA攜手，成功開發(fā)了從合成到簽核的3D IC設計工作流程，這一成功的實現(xiàn)與專注于創(chuàng)造更優(yōu)工作流程的SAFE EDA合作伙伴的幫助不可分割。

無論是哪種技術，變革都來自于客戶的需求。對多芯片堆疊技術的需求與日俱增，催生出2.5D和3D解決方案，打開了新的性能和能效維度。而要滿足這些需求，并沒有一招鮮吃遍天的方法。這需要我們走出平面思維的局限，在全新的維度中探索。就如人類擺脫地球是平的這一認識，Samsung Foundry不斷突破自我，以重塑其產(chǎn)品和行業(yè)，努力為客戶提供更高層次的創(chuàng)新。

編輯：黃飛

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