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      FPGA技術(shù)驛站

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      Vivado Synthesis的各種流程

      Vivado IPI （IP Integrator）提供了直觀的模塊化的設(shè)計(jì)方法。用戶可以將Viva....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 07-15 11:39 ?2296次閱讀

      Vivado 2022.1的新特性

      Vivado 2022.1已正式發(fā)布，今天我們就來(lái)看看其中的一個(gè)新特性。
      的頭像 FPGA技術(shù)驛站 發(fā)表于 07-03 17:00 ?2923次閱讀

      關(guān)于datasheet的含義

      設(shè)計(jì)分析時(shí)，我們除了查看資源利用率、時(shí)序指標(biāo)、功耗等基本信息之外，有時(shí)也需要查看跟輸入/輸出管腳相關(guān)....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 07-03 16:27 ?5603次閱讀

      如何通過(guò)get_parts獲取芯片型號(hào)

      在芯片選型時(shí)，我們常常需要查看芯片的資源情況，此時(shí)，就要用到選型手冊(cè)。
      的頭像 FPGA技術(shù)驛站 發(fā)表于 07-01 17:15 ?2858次閱讀

      Routing Complexity是什么含義呢？

      那么Routing Complexity是什么含義呢？Routing Complexity實(shí)際反映的....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 06-02 15:00 ?968次閱讀

      UltraScale/UltraScale+的時(shí)鐘資源

      UltraScale和UltraScale+進(jìn)一步增強(qiáng)了Clock root的概念，從芯片架構(gòu)和Vi....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 05-12 15:34 ?2192次閱讀

      Pblock的一個(gè)屬性CONTAIN_ROUTING

      使用CONTAIN_ROUTING之后，布線時(shí)在Pblock的拐角處會(huì)遇到較大困難，可能出現(xiàn)布線擁塞....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 05-06 16:35 ?2438次閱讀

      如何使用API定義一個(gè)向量呢

      數(shù)據(jù)類型是我們使用C++編程時(shí)必須明確的一項(xiàng)內(nèi)容。針對(duì)AI Engine，這一點(diǎn)尤為重要。因?yàn)椴煌?...
      的頭像 FPGA技術(shù)驛站 發(fā)表于 03-30 14:12 ?1159次閱讀

      如何評(píng)估graph的性能

      評(píng)估graph的性能對(duì)于kernel接口設(shè)計(jì)有著非常重要的意義。我們?nèi)砸郧耙黄恼轮刑岬降墓こ虨槔?...
      的頭像 FPGA技術(shù)驛站 發(fā)表于 03-15 17:20 ?2254次閱讀

      使用Trace View對(duì)對(duì)Kernel進(jìn)行性能仿真分析

      對(duì)Kernel進(jìn)行性能分析需要對(duì)其進(jìn)行仿真，同時(shí)還要用到Vitis Analyzer。為便于說(shuō)明，我....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 03-15 15:30 ?2232次閱讀

      AI Engine架構(gòu)的構(gòu)成及應(yīng)用優(yōu)勢(shì)

      至此，我們可以看到AI Engine有三種數(shù)據(jù)源：存儲(chǔ)單元、AXI4-Stream和級(jí)聯(lián)接口。因此，....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 03-09 15:47 ?3628次閱讀

      在Vivado中怎么定制Strategy

      Vivado提供了多種Synthesis策略和Implementation策略，用戶可以直接使用這些....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 12-07 16:17 ?4819次閱讀

      在Vivado中怎么定制Strategy

      Vivado提供了多種Synthesis策略和Implementation策略，用戶可以直接使用這些....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 11-18 16:17 ?3647次閱讀

      Vivado BDC (Block Design Container)怎么用

      談到BDC（Block DesignContainer）就不得不提IPI（IP Integrator....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 11-09 09:43 ?5580次閱讀

      如何利用SystemVerilog仿真生成隨機(jī)數(shù)

      采用SystemVerilog進(jìn)行仿真則更容易生成隨機(jī)數(shù)，而且對(duì)隨機(jī)數(shù)具有更強(qiáng)的可控性。對(duì)于隨機(jī)變量....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 10-30 10:33 ?11880次閱讀
      如何利用SystemVerilog仿真生成隨機(jī)數(shù)

      使用Vivado License Manager時(shí)Vivado的錯(cuò)誤信息

      Vivado License Manager在使用Vivado License Manager時(shí)，如....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 09-12 15:15 ?6682次閱讀

      使用帶HBM芯片有哪些要注意的地方

      Virtex UltraScale+部分芯片中集成了HBM（High Bandwidth Memor....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 09-02 15:09 ?4260次閱讀

      基于Vivado下怎么找到關(guān)鍵路徑？

      什么是關(guān)鍵路徑？ 關(guān)鍵路徑分為兩類：一類是時(shí)序違例的路徑，主要是建立時(shí)間違例； 另一類是時(shí)序沒(méi)有違例....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 07-06 17:22 ?6608次閱讀

      看看Python中元素索引有哪些特征和規(guī)律

      一旦創(chuàng)建矩陣，如果需要獲取矩陣中的某個(gè)或某些元素，就需要用到索引。這里我們先以一個(gè)一維矩陣（也就是向....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 06-23 15:06 ?3377次閱讀
      看看Python中元素索引有哪些特征和規(guī)律

      如何在Vivado下設(shè)置BITSTREAM配置信息

      首先我們看一下如何在Vivado下設(shè)置BITSTREAM配置信息。這可以在綜合之后進(jìn)行。借助如下操作....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 06-15 14:26 ?7158次閱讀
      如何在Vivado下設(shè)置BITSTREAM配置信息

      怎樣利用Python去快速創(chuàng)建矩陣？

      Python提供了很多函數(shù)可以快速創(chuàng)建矩陣。
      的頭像 FPGA技術(shù)驛站 發(fā)表于 06-11 17:37 ?16194次閱讀
      怎樣利用Python去快速創(chuàng)建矩陣？

      UltraScale和Versal之間有哪些不同？

      作為Xilinx 7nm芯片，Versal在架構(gòu)上與前一代芯片UltraScale相比有諸多不同，這....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 05-14 09:17 ?3669次閱讀

      為什么有時(shí)候FIF不能正常工作？

      同步控制信號(hào) 對(duì)于讀/寫(xiě)時(shí)鐘相互獨(dú)立的FIFO（讀/寫(xiě)時(shí)鐘獨(dú)立意味著這兩個(gè)時(shí)鐘是異步的，例如來(lái)自于不....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 04-26 11:13 ?2822次閱讀
      為什么有時(shí)候FIF不能正常工作？

      關(guān)于同步復(fù)位與異步復(fù)位的仿真詳解

      在FPGA設(shè)計(jì)中，我們遵循的原則之一是同步電路，即所有電路是在同一時(shí)鐘下同步地處理數(shù)據(jù)。這個(gè)概念可進(jìn)....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 04-09 11:29 ?3492次閱讀
      關(guān)于同步復(fù)位與異步復(fù)位的仿真詳解

      教你們?cè)趺慈ピO(shè)定寄存器的初始值

      對(duì)于寄存器，如果沒(méi)有明確指定其初始值，Vivado會(huì)根據(jù)其類型（FDCE/FDRE/FDPE/FDR....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 04-01 10:27 ?8055次閱讀
      教你們?cè)趺慈ピO(shè)定寄存器的初始值

      物理可級(jí)聯(lián)的LUT的優(yōu)勢(shì)在哪？

      在Versal ACAP中，同一個(gè)CLB內(nèi)同一列的LUT是可以級(jí)聯(lián)的，這是與前一代FPGA Ultr....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 03-27 09:52 ?3752次閱讀
      物理可級(jí)聯(lián)的LUT的優(yōu)勢(shì)在哪？

      如果是多通道輸入數(shù)據(jù)，是否依然存在矩陣乘法呢？

      進(jìn)一步擴(kuò)展，如果每個(gè)通道有多個(gè)與之對(duì)應(yīng)的Kernel，會(huì)是什么情形呢？如下圖所示。圖中，每個(gè)通道有4....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 03-12 14:58 ?2060次閱讀

      卷積神經(jīng)網(wǎng)絡(luò)中的矩陣乘法

      先看一個(gè)二維濾波器，如下圖所示。濾波器是一個(gè)3x3的矩陣，輸入數(shù)據(jù)是一個(gè)5x5的矩陣。輸入矩陣中的紅....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 03-03 14:49 ?5840次閱讀

      如何操作ECO方式更新RAM/ROM初始值更方便？

      各種類型的Memory在FPGA設(shè)計(jì)中被廣泛使用，例如單端口RAM、簡(jiǎn)單雙端口RAM、真雙端口RAM....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 02-14 11:42 ?3142次閱讀
      如何操作ECO方式更新RAM/ROM初始值更方便？

      如何生成ROM的coe文件?

      ? 在生成ROM時(shí)需要提供coe文件，如下圖所示。這個(gè)coe文件本質(zhì)上就是Memory的初始化文件，....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 02-11 11:43 ?9218次閱讀
      如何生成ROM的coe文件?