? ?最近在學(xué)習(xí)基于FPGA的DDS設(shè)計(jì)，借此機(jī)會(huì)把學(xué)習(xí)過程記錄下來，當(dāng)作自己的學(xué)習(xí)筆記也希望能夠幫助到學(xué)習(xí)DDS的小伙伴。

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　　DDS（Direct Digital Synthesizer）直接數(shù)字合成器，這是直譯過來的名字。設(shè)計(jì)人員一般把它叫做信號(hào)發(fā)生器，用它來產(chǎn)生一些數(shù)字意義上的波形。它的意義還是挺大的，例如我們學(xué)習(xí)濾波器，就需要一個(gè)高低頻率疊加的波形，現(xiàn)時(shí)生活中到處都是，可以在設(shè)計(jì)中，怎么能做出這樣的波形呢？學(xué)習(xí)各種載波調(diào)制，需要將信息加載到載波上，而載波也一般都是一定頻率的正弦波。DDS就是能夠產(chǎn)生這種波形，對(duì)于學(xué)習(xí)數(shù)字信號(hào)處理以及信號(hào)調(diào)制解調(diào)等有很大的作用。

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　　FPGA是數(shù)字電路，怎么產(chǎn)生模擬的波形呢？如果單純的使用FPGA是無論如何也產(chǎn)生不了連續(xù)不斷的波形，一般都是使用FPGA產(chǎn)生數(shù)字信號(hào)，再利用DAC（Digital -to- Analog Converter）轉(zhuǎn)化成為模擬的波形（如圖1）。DAC芯片是一堆模擬電路的東西了，如果感興趣的小伙伴可以在自己學(xué)習(xí)一下數(shù)字信號(hào)轉(zhuǎn)化為模擬信號(hào)的過程。

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圖1

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??????? FPGA是數(shù)字信號(hào)，通過DAC轉(zhuǎn)化為模擬值，筆者在進(jìn)行學(xué)習(xí)的時(shí)候一直有個(gè)疑問：既然FPGA是數(shù)字信號(hào)，那么也就只能輸出數(shù)字信號(hào)，輸出相鄰的兩個(gè)點(diǎn)中間一定是有一定距離的，輸出的模擬波形應(yīng)該像樓梯一樣（有一定的幅值跳躍），而不是連續(xù)變化的，像這種情況下還是我們還可以用嗎？答案是肯定的，如果“樓梯”的高度跳躍很小，并且在一個(gè)周期中有很多小的跳躍，那么就是可以用的。其實(shí)微積分的概念和這個(gè)道理應(yīng)該差不多就是用無限多的矩形來近似曲線（如圖2）。

圖2

所以在設(shè)計(jì)時(shí)，只要將波形的一個(gè)周期（周期波形）中分成N段輸出就可以了。

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??????? DDS的實(shí)現(xiàn)一般都是由頻率控制器、相位累加器和波形存儲(chǔ)器構(gòu)成（如圖3）。

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圖3

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剛剛開始的時(shí)候百度到這個(gè)信息，筆者也不太理解，經(jīng)過一段的時(shí)間思考，大概明白了其中的設(shè)計(jì)原理。我們直接從最終的輸出開始分析，要輸出的一個(gè)波形（數(shù)字意義上），例如正弦波。那么怎么輸出呢，可以給出一個(gè)公式sin（2*pi*n/256），將n從0增長(zhǎng)到255，就可以輸出一個(gè)波形。如果這么寫的話，就已經(jīng)把一個(gè)周期分成了256份，也可以分成任意份，為了方便數(shù)字電路設(shè)計(jì)，一般都是2的整數(shù)次冪份。以下分析都當(dāng)作一個(gè)周期分為256份。n等于一個(gè)數(shù)值就會(huì)輸出一個(gè)值，把n所對(duì)應(yīng)的位置看作是相位。例如n等于64時(shí)，輸出的值正好對(duì)應(yīng)于相位pi/2時(shí)。在FPGA中去計(jì)算sin，一般都是利用查表法，也就是說將一個(gè)周期分為N份，當(dāng)輸入的值比較接近與某一個(gè)相位時(shí)，就把這個(gè)相位點(diǎn)的值輸出。那其實(shí)也就是把波形等分多份，存儲(chǔ)在存儲(chǔ)器中，而此時(shí)存儲(chǔ)器就叫做波形存儲(chǔ)器。存儲(chǔ)器的輸出是按照輸入地址來決定的，如果想要輸出一個(gè)完整的不斷的波形，就需要地址從最小到最大不變循環(huán)，而存儲(chǔ)器就會(huì)不斷的輸出波形。地址從最小到最大的累加，就被成為相位累加器。如果相位累加器1S從最小到最大循環(huán)了1000次，那么輸出的波形的頻率就為1KHz。故而相位累加器累加的速度決定輸出波形的頻率，而累加速度是由外部控制器來決定，所以此控制器被稱作頻率控制器。

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??????? 原理就是上述的那樣，下面可以考慮如何來實(shí)現(xiàn)上述的過程。

??????? 在設(shè)計(jì)中，筆者采用INTEL FPGA來實(shí)現(xiàn)，故此采用Quartus Prime 18。首先制作波形存儲(chǔ)器，在FPGA中有很多存儲(chǔ)器資源可以來用，在此選擇ROM來當(dāng)作存儲(chǔ)器。利用ROM當(dāng)存儲(chǔ)需要制作初始化文件.mif或者.hex，這兩種都可以，在這里采用.mif文件。

??????? .mif在Quartus 中顯示為一個(gè)一個(gè)小區(qū)域（如圖4），但是其實(shí)就是一種文件格式（如圖5）。

圖4

圖5

??????? 利用某些計(jì)算工具將數(shù)值計(jì)算出來，然后填入表格中，這種速度太慢，也太麻煩。我們一般采用下面所述的兩種方法：

??????? 利用mifmaker軟件生成（QQ群：173560979群文件中），此軟件用起來比較簡(jiǎn)單。只需要簡(jiǎn)單的設(shè)置“設(shè)定波形”即可。在設(shè)定成功后，點(diǎn)擊“文件->保存”即可生成對(duì)應(yīng)的.mif文件（如圖6）。

圖6

??????? 另外一種方法就是利用matlab實(shí)現(xiàn)，此方法要求設(shè)計(jì)者要有一定的matlab基礎(chǔ)。源碼如下：

clear;

clc;

?

width = 8;

depth = 256;

?

file_handle = fopen('sin.mif','w+');

fprintf(file_handle,'--Created by Author xxx\r\n');

fprintf(file_handle,'WIDTH = %d;\r\n',width);

fprintf(file_handle,'DEPTH = %d;\r\n',depth);

fprintf(file_handle,'ADDRESS_RADIX = HEX;\r\n');

fprintf(file_handle,'DATA_RADIX = HEX;\r\n');

fprintf(file_handle,'CONTENT BEGIN\r\n');

for i = 0 : depth-1

??? fprintf(file_handle,'%4x?? :?? %4x? ;? \r\n',i,floor((0.5+0.5*sin(2*pi*i/depth) ) *(2^width-1)));

end

fprintf(file_handle,'END;\r\n');

fclose(file_handle);

??????? 產(chǎn)生了.mif后，就可以加載到ROM中。在quartus工程中，采用50MHz的時(shí)鐘來進(jìn)行驅(qū)動(dòng)整個(gè)設(shè)計(jì)，讓rom的地址每個(gè)時(shí)鐘周期增加1。經(jīng)過仿真可以得到正弦波（如圖7）。

圖7

??????? 產(chǎn)生了正弦波，在設(shè)置modelsim時(shí)，因?yàn)椴ㄐ问前凑諢o符號(hào)生成的數(shù)據(jù)，所以在設(shè)置成為模擬之前要先把進(jìn)制改為無符號(hào)類型。即可產(chǎn)生圖7波形。經(jīng)過使用modelsim工具測(cè)試，產(chǎn)生的波形的頻率為195.313KHz。我們自己也算以下：系統(tǒng)的驅(qū)動(dòng)時(shí)鐘為50MHz，一個(gè)周期為20ns，256個(gè)周期輸出一個(gè)完整的波形。所以波形的周期為256x20ns=5120ns，經(jīng)過計(jì)算頻率為195.3125KHz，與上述使用modelsim工具測(cè)試結(jié)果一直，只是modelsim測(cè)試保留了頻率的兩位小數(shù)而已。

相位累加器每次累加1，產(chǎn)生的波形的頻率為195.313KHz，那么只要改變每次累加的數(shù)字就可以得到其他頻率。如果每次增加的是整數(shù)比較好辦，那如果每次增加的是帶有小數(shù)呢？又該如何實(shí)現(xiàn)呢？

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??????? 在DDS設(shè)計(jì)中，如果相位累加器每個(gè)時(shí)鐘周期累加1，就會(huì)輸出頻率為195.313KHz的波形。如果每個(gè)時(shí)鐘周期累加2，就會(huì)輸出頻率為2*195.313KHz的波形·······，如果每?jī)蓚€(gè)時(shí)鐘周期累加1，就會(huì)輸出195.313/2KHz的波形······，如果按照這樣來設(shè)計(jì)話，不太方便并且輸出波形的頻率是不連續(xù)的，只能輸出一些特殊的頻率。

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　　首先我們可以一起考慮一個(gè)問題，如果我們想要得到一個(gè)累加數(shù)字0~9，但是想要每次累加的數(shù)字有可能是整數(shù)也有可能是小數(shù)，那么此時(shí)整個(gè)計(jì)算又不讓出現(xiàn)小數(shù)，應(yīng)該怎么做呢？我們可以做一個(gè)三位數(shù)，然后把百位當(dāng)作我們的輸出，然后每次累加的數(shù)字自己可以隨意調(diào)整，也就是相當(dāng)于之前可以累加小數(shù)，小數(shù)最小精度為兩位小數(shù)。000+011=011，123+001=124。如果按照此中方式，讓數(shù)字一直不斷的累加，數(shù)字會(huì)從最小到最大，不斷循環(huán)。但是最高位依然是0~9的變化，只不過0~9變化的周期是受到每次累加的值的影響。如果每次累加001，那么百位0~9的循環(huán)就需要1000個(gè)累加（不要僅僅想0~900，要不斷循環(huán)），如果每次累加010，那么百位0~9的循環(huán)就需要100個(gè)累加。

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　　如果考慮明白上述的問題，那么在DDS中，我們做了一個(gè)相位累加器，但是累加器只是負(fù)責(zé)ROM地址的輸出也就是8位的。如果按照上述思想我們可以設(shè)計(jì)一個(gè)位寬為32位的計(jì)數(shù)器，把計(jì)數(shù)器的高八位當(dāng)作ROM的地址。讓計(jì)數(shù)器每個(gè)時(shí)鐘周期累加1，地址從0增長(zhǎng)到255，也就是8‘b00000000~8’b11111111，需要整個(gè)32位從全0到全1，一共需要2的32次冪個(gè)時(shí)鐘周期，而這個(gè)也就是輸出整個(gè)波形用的時(shí)間----波形周期。我們可以算出周期：2的32次冪*20ns，頻率為0.01164153218Hz。（這個(gè)數(shù)字太長(zhǎng)了，用f0代替）。每次加1，頻率為f0，如果每次加2，頻率為2倍的f0。那么我們可以任意整數(shù)倍的f0，如果f0足夠?。ù藭r(shí)f0已經(jīng)足夠小），我們認(rèn)為可以得到任意頻率。如果f0的頻率不夠小，可以通過增加計(jì)數(shù)器的位寬來實(shí)現(xiàn)。

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　　建議讀者不要每次加1去仿真，仿真時(shí)間太長(zhǎng)，并且有可能導(dǎo)致整個(gè)仿真器卡主。筆者在此仿真每次累加100K。

module addr_ctrl (

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??? input? wire????????????? clk_50m,

??? input? wire????????????? rst_n,

???

??? output wire?? [7:0]????? addr

);

?

??? reg?????????? [31:0]???? cnt;

???

??? assign ?addr = cnt[31:24];

???

??? always @ (posedge clk_50m, negedge rst_n) begin

?????? if (rst_n == 0)

?????????? cnt <= 0;

?????? else

?????????? cnt <= cnt + 100_000;

??? end

?

endmodule

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仿真結(jié)果如圖8。

圖8

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??????? 每次累加100K，仿真測(cè)試頻率為1.164KHz。每次累加1，得出的頻率為0.01164153218Hz。正好擴(kuò)大了100K倍。現(xiàn)在我們只要知道做每次累加多少，就能夠通過算基礎(chǔ)這個(gè)頻率的多少倍就能算出來頻率，但是這么算是會(huì)有誤差，因?yàn)樯鲜龅玫降念l率就是一個(gè)近似值。我們可以按照公式去計(jì)算頻率，假如每次增加N，那么輸出波形的周期應(yīng)該是2的32次冪除以N乘以時(shí)鐘周期（20ns），用1s除以周期就可以得到頻率（如圖9）。

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圖9

??????? 通過上面的方法，我們可以輕易知道，累加N所對(duì)應(yīng)的頻率。但是在實(shí)際應(yīng)用中，往往是想要某一個(gè)頻率的波形，而不是有了波形算波形的頻率是多少。根據(jù)外部要求頻率，算出來每次累加N的具體數(shù)值，這就是頻率控制器。其實(shí)也是比較簡(jiǎn)單的，我們把上述公式轉(zhuǎn)換以下就可以了（如圖10）。

圖10

??????? 把圖10當(dāng)中的公式在FPGA實(shí)現(xiàn)，輸入F得到N就是頻率控制器。在計(jì)算中會(huì)有可能存在一些誤差，因?yàn)橛锌赡苡?jì)算的數(shù)值為12345.24，但是在累加時(shí)，會(huì)按照12345來進(jìn)行累加，.24會(huì)被忽略，往往會(huì)帶來一個(gè)誤差，但是此誤差一般都是可以接受的。

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　　好了DDS的設(shè)計(jì)到此結(jié)束了，但是如果想要真正輸出一個(gè)模擬的波形還要驅(qū)動(dòng)一個(gè)DAC器件，來達(dá)到真正的模擬波形的輸出。

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　　筆者水平有限，如果設(shè)計(jì)中，有什么不妥的地方，懇請(qǐng)大佬們指出來。

　　歡迎加好友探討QQ：746833924，QQ群：173560979。