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　　在這個(gè)半導(dǎo)體制程工藝即將面臨更新?lián)Q代之際，我們不妨從設(shè)計(jì)、制造和代工不同角度審視一下，迎接全新工藝的半導(dǎo)體企業(yè)的應(yīng)對策略。

　　新工藝新優(yōu)勢

　　新制程一直是半導(dǎo)體工業(yè)發(fā)展的標(biāo)尺，而為產(chǎn)品帶來全新競爭力則是企業(yè)傾注心血鉆研新技術(shù)最大的驅(qū)動(dòng)力。每一代的工藝進(jìn)步給半導(dǎo)體產(chǎn)品帶來的性能和功耗提升是明顯的。高效能、低耗電及更微小尺寸是半導(dǎo)體技術(shù)的三大發(fā)展趨勢，隨著便攜電子產(chǎn)品成為市場主流，幾乎所有集成電路的尺寸均朝更微小化發(fā)展。在同樣尺寸的硅片上，新制程讓制造商能夠增加更多的功能，提高芯片的運(yùn)行速度，或者降低功能成本。采用28nm先進(jìn)技術(shù)所帶來的主要好處是能滿足客戶對高效能、低耗電、微小化的市場需求。

　　作為除了Intel之外唯一堅(jiān)持工藝研發(fā)的通用芯片IDM，意法半導(dǎo)體高級(jí)執(zhí)行副總裁兼首席技術(shù)官Jean-Marc Chery談及制程進(jìn)步表示，在消費(fèi)電子市場上，機(jī)頂盒芯片(解碼器)、網(wǎng)關(guān)和3D(HD)TV是制程從 40 nm技術(shù)節(jié)點(diǎn)向32/28 nm節(jié)點(diǎn)升級(jí)的受益者，這些新制程可把芯片的處理性能提高30%左右，而功耗沒有任何增加。此外，更小的特征尺寸讓制造商能夠在每顆芯片上集成更多的處理單元，從而提高計(jì)算能力和處理性能，例如，給用戶帶來出色的高清3D TV體驗(yàn)。在網(wǎng)絡(luò)系統(tǒng)芯片方面，消費(fèi)者將獲得數(shù)據(jù)速率達(dá)到14-25G bit/s的產(chǎn)品，數(shù)據(jù)傳輸速率比上一代技術(shù)節(jié)點(diǎn)的10-14G bit/s高出許多。

　　關(guān)于新工藝帶來的優(yōu)勢，TSMC中國區(qū)總經(jīng)理陳家湘介紹，28HP制程最先采用先進(jìn)的高介電層/金屬閘(HKMG)技術(shù)，相較于40nm制程，此項(xiàng)制程在相同漏電基礎(chǔ)上速度增快約25%，而在相同速度基礎(chǔ)上漏電亦可降低約50%。目前28nm制程區(qū)分為Gate-First(柵極最先)以及Gate-Last(柵極最后)二種方式。由于Gate-Last技術(shù)具有同時(shí)兼顧P-type及N-type晶體管臨界電壓(Vt)調(diào)整的最佳優(yōu)勢，TSMC已宣布在高效能及低耗電制程，為客戶采用Gate-Last技術(shù)。另一方面，TSMC在業(yè)界的領(lǐng)導(dǎo)地位奠基于“先進(jìn)技術(shù)、卓越制造、客戶伙伴關(guān)系”三位一體的差異化競爭優(yōu)勢。2010年，TSMC已為客戶的28nm可編程邏輯門陣列(FPGA)提供了先進(jìn)的硅穿孔(Through Silicon Via)以及硅中介層(Silicon Interposer)的芯片驗(yàn)證(prototyping) 服務(wù)。藉由自身研發(fā)的硅穿孔通道(TSV)及與集成電路制造服務(wù)業(yè)者兼容的晶圓級(jí)封裝技術(shù)，TSMC承諾與客戶緊密合作開發(fā)符合成本效益的三維集成電路系統(tǒng)整合方案。

　　賽靈思的全新FPGA就是基于TSV技術(shù)的28nm新產(chǎn)品，該公司亞太區(qū)銷售及市場總監(jiān)張宇清坦言得益于28nm工藝技術(shù)，賽靈思推出了統(tǒng)一架構(gòu)，將整體功耗降低一半且具有業(yè)界最高容量(200萬邏輯單元)的7系列FPGA產(chǎn)品，不僅能實(shí)現(xiàn)出色的生產(chǎn)率，解決 ASIC 和 ASSP 等其他方法開發(fā)成本過高、過于復(fù)雜且不夠靈活的問題，使 FPGA 平臺(tái)能夠滿足日益多樣化的設(shè)計(jì)群體的需求。在 28 nm工藝節(jié)點(diǎn)上，靜態(tài)功耗是器件總功耗的重要組成部分，有時(shí)甚至是決定性的因素。由于提高可用系統(tǒng)性能和功能的關(guān)鍵在于控制功耗，因此為了實(shí)現(xiàn)最高功效，首先必須選用適合的工藝技術(shù)。賽靈思選擇了HKMG高性能低功耗工藝技術(shù)，以使新一代 FPGA 能最大限度地降低靜態(tài)功耗，確保發(fā)揮 28 nm技術(shù)所帶來的最佳性能和功能優(yōu)勢。與標(biāo)準(zhǔn)的高性能工藝技術(shù)相比，高性能低功耗工藝技術(shù)使得 FPGA 的靜態(tài)功耗降低了 50%，總功耗也減少 50%。同時(shí)，新一代開發(fā)工具通過創(chuàng)新時(shí)鐘管理技術(shù)可將動(dòng)態(tài)功耗降低 20%，此外，通過部分重配置技術(shù)的增強(qiáng)，幫助設(shè)計(jì)人員進(jìn)一步降低功耗并減少系統(tǒng)成本33%。

　　Synopsys公司戰(zhàn)略聯(lián)盟總監(jiān)Kevin Kranen認(rèn)為企業(yè)紛紛向先進(jìn)工藝遷移的主要原因有三點(diǎn)。

　　成本/晶片面積/集成度：目標(biāo)實(shí)現(xiàn)智能電話、平板電腦和智能電視等終端產(chǎn)品的物料(BOM)成本最低化。GF預(yù)計(jì)，他們的28SLP工藝密度是傳統(tǒng)40LP工藝的兩倍。通過將應(yīng)用處理器、圖形、內(nèi)存控制器、視頻編碼/解碼、標(biāo)準(zhǔn)連線接口(USB、MIPI)和標(biāo)準(zhǔn)無線接口(WiFi、藍(lán)牙和LTE)集成在單一的系統(tǒng)級(jí)芯片上，企業(yè)可以大幅降低終端產(chǎn)品成本，并且可以制造出更小更薄的產(chǎn)品。集成后降低成本/縮小體積帶來好處的例證之一就是iPad 2使用的Apple A5。通過目前在45nm中的應(yīng)用，集成使蘋果公司產(chǎn)品與分立式芯片相比在成本、性能和外形方面具有顯著優(yōu)勢。

　　功耗：集成的諸多好處和使用高階節(jié)點(diǎn)有助于降低功耗和延長電池壽命。GF估計(jì)，與傳統(tǒng)的40G工藝相比，在指定速度下，他們的28HPP工藝每個(gè)交換機(jī)使用的功耗減少了一半，待機(jī)功率也只有30%。

　　性能：設(shè)計(jì)人員還可以在相同有效功率下從設(shè)計(jì)部分提高性能。與40LP工藝相比，GF的28SLP速度提高了80%。

　　新工藝新挑戰(zhàn)

　　新工藝帶來新競爭優(yōu)勢的同時(shí)，將許多設(shè)計(jì)和制造上的挑戰(zhàn)也帶給整個(gè)業(yè)界，為此，要求設(shè)計(jì)者與EDA(電子設(shè)計(jì)自動(dòng)化)和晶圓廠之間保持良好的合作以應(yīng)對全新的設(shè)計(jì)和制造挑戰(zhàn)。隨著半導(dǎo)體工業(yè)按照摩爾定律的規(guī)則，力爭使芯片上集成的晶體管數(shù)量成倍增加，新的技術(shù)挑戰(zhàn)在不斷涌現(xiàn)。在不犧牲功耗甚至降低功耗的前提下，提高處理性能是半導(dǎo)體廠商亟待解決的另一項(xiàng)技術(shù)挑戰(zhàn)，這就需要整個(gè)產(chǎn)業(yè)鏈的通力協(xié)作。

　　隨著芯片特征尺寸縮小，因?yàn)?0nm以下制程的分散性，寄生效應(yīng)和器件可變性增強(qiáng)。理解這些新的效應(yīng)并如何有效地給它們建模是芯片設(shè)計(jì)的一大挑戰(zhàn)。Jean-Marc Chery介紹，意法半導(dǎo)體與所有的主要的EDA企業(yè)密切合作，為客戶提供設(shè)計(jì)工具，幫助客戶克服新技術(shù)節(jié)點(diǎn)帶來的設(shè)計(jì)復(fù)雜性問題。事實(shí)上，處理好設(shè)計(jì)復(fù)雜性增加問題，能夠?yàn)榭蛻籼峁┯行У脑O(shè)計(jì)工具，保證甚至縮短客戶基于新技術(shù)節(jié)點(diǎn)的產(chǎn)品上市時(shí)間，是半導(dǎo)體公司要解決的最大挑戰(zhàn)之一。事實(shí)上，對于30nm以下制程，能夠克服這些挑戰(zhàn)的主要芯片廠商的數(shù)量正在減少，當(dāng)然，意法半導(dǎo)體是這些為數(shù)不多的主要廠商之一。

　　新的工藝離不開出色的EDA工具，工具開發(fā)商在高階工藝階段面臨三項(xiàng)高層次的挑戰(zhàn)，另外還有幾個(gè)相關(guān)的具體問題和解決方案。這方面的挑戰(zhàn)包括：管理日益復(fù)雜的系統(tǒng)級(jí)芯片(SoC)的幾何體積越小，意味著系統(tǒng)級(jí)芯片內(nèi)容越多，復(fù)雜程度越高;改善系統(tǒng)級(jí)架構(gòu)驗(yàn)證和實(shí)施，更多地使用預(yù)驗(yàn)證、易于集成的商業(yè)IP(知識(shí)產(chǎn)權(quán))以及采用更好更高效的驗(yàn)證方法;提高實(shí)施、簽核與驗(yàn)證的準(zhǔn)確性以及改善吞吐量/上市時(shí)間/風(fēng)險(xiǎn)。

　　談及對SoC(系統(tǒng)級(jí)芯片)設(shè)計(jì)師在新的節(jié)點(diǎn)中將會(huì)遇到的工具和方法的轉(zhuǎn)變， Kevin Kranen認(rèn)為，新節(jié)點(diǎn)面臨的挑戰(zhàn)各不相同：32nm和28nm的EDA工具需求相同，其所面臨的主要挑戰(zhàn)包括以下幾方面。

　　1. 由于氮氧化硅(SiON)柵極介質(zhì)厚度過薄難以控制，在降低柵極漏電和閾值變異性方面遇到挑戰(zhàn)。目前，各大芯片代工廠紛紛轉(zhuǎn)向新的材質(zhì)和高K金屬柵極(HKMG)工藝技術(shù)(先柵極和后柵極工藝)。這一變化導(dǎo)致了必須在布線工具和設(shè)計(jì)規(guī)則檢查(DRC)工具中納入新的設(shè)計(jì)規(guī)則。

　　2. 在193nm光刻基本限值下作業(yè)的挑戰(zhàn)。設(shè)計(jì)師必須加強(qiáng)對實(shí)施和簽核的光刻檢查。目前，各個(gè)領(lǐng)先的芯片代工廠均要求用戶在提交設(shè)計(jì)前實(shí)施某種形式的光刻檢查。比如，針對不同F(xiàn)oundry(代工廠)的特點(diǎn)，Synopsys提供不同的工具來協(xié)助識(shí)別和排除那些導(dǎo)致光刻問題和其它影響良率的設(shè)計(jì)。

　　3. 用于參數(shù)提取的新工藝拓?fù)浣Y(jié)構(gòu)建模方面的挑戰(zhàn)。目前，各大領(lǐng)先芯片代工廠正創(chuàng)建新的“通孔接觸”(via and contact)拓?fù)浣Y(jié)構(gòu)，來改善芯片的可制造性和維持其密度。STAR RC等提取工具已得到了更新，以更好地了解新的通孔蝕刻效應(yīng)和凹刻接觸技術(shù)。

　　4. 管理參數(shù)異變性，尤其是在簽核期間異變性的挑戰(zhàn)。參數(shù)異變性，對比此前工藝節(jié)點(diǎn)中的狀況，其百分比相對基準(zhǔn)數(shù)據(jù)已出現(xiàn)了顯著增長，不過利用最壞情況分析法又過于悲觀。目前，芯片代工廠和設(shè)計(jì)師開始要求采用高級(jí)片上變異(AOCV)設(shè)計(jì)和分析方法，來限定變異性和提供準(zhǔn)時(shí)的簽核。同時(shí)要求EDA工具必須具備AOCV分析能力。

　　與此對應(yīng)，22/20nm則有不同的要求，EDA工具面臨的主要挑戰(zhàn)包括以下4點(diǎn)。

　　1. 新限制性設(shè)計(jì)規(guī)則的增加，以確保利用193nm可成功實(shí)現(xiàn)絕對分辨率限值的光刻。為適應(yīng)這些新規(guī)則的要求，必須對布局和布線工具以及DRC檢查進(jìn)行升級(jí)。

　　2. 對于部分層級(jí)超越193nm光刻的限值方面的挑戰(zhàn)。包括通孔和金屬齒距在內(nèi)的部分芯片層不能在單一光罩內(nèi)進(jìn)行投影成像，這是因?yàn)檫@些芯片層在20/22nm工藝下體積太小，密度太大，必須采取雙圖案模式，將一個(gè)單一芯片層的特性分離在兩個(gè)光罩內(nèi)。雙圖案模式提出了新的間距要求，可能增加設(shè)計(jì)的面積。不過，智能化的布局和布線可以在實(shí)際實(shí)施時(shí)，緩解雙圖案模式對面積產(chǎn)生的絕大部分影響。

　　3. 新的提取需求部分22/20nm工藝增加了凹刻接觸等新的結(jié)構(gòu)和拓?fù)洌蟊仨毦邆湫碌奶崛∧芰Α?/p>

　　4. 向鰭式場效晶體管(FINFET)/TriGate結(jié)構(gòu)的演進(jìn)對整個(gè)半導(dǎo)體行業(yè)造成了重大影響的英特爾宣布，他們將轉(zhuǎn)向利用TriGate晶體管制造22nm芯片。FINFET/TriGate結(jié)構(gòu)對提取和SPICE模擬具有更高的要求，Synopsys已經(jīng)開始在EDA工具中考慮這些問題。同時(shí)，工藝和設(shè)備工程師要在FINFET上開展工藝或設(shè)備模擬，也必須擁有從二維TCAD轉(zhuǎn)向三維TCAD能力。

　　代工廠角度，陳家湘介紹，為了因應(yīng)全新設(shè)計(jì)的挑戰(zhàn)，TSMC與fabless(無晶圓半導(dǎo)體)客戶應(yīng)該更早、更深入及更緊密的合作，結(jié)合雙方的優(yōu)勢共同因應(yīng)未來在設(shè)計(jì)與技術(shù)上的挑戰(zhàn)。首先，foundry與fabless 應(yīng)更早一步定位產(chǎn)品的設(shè)計(jì);其次，雙方應(yīng)該更深入地加強(qiáng)硅IP的合作，共同追求可制造性設(shè)計(jì)(DFM)與設(shè)計(jì)規(guī)范限制(RDR)等設(shè)計(jì)工具的一致性，進(jìn)一步從設(shè)計(jì)到生產(chǎn)的過程中共同解決問題，提升產(chǎn)品質(zhì)量。目前，TSMC 28nm設(shè)計(jì)生態(tài)環(huán)境已準(zhǔn)備就緒，發(fā)表包括設(shè)計(jì)參考流程12.0版(Reference Flow 12.0)、模擬/混合訊號(hào)參考流程2.0版(Analog/Mixed Signal Reference Flow 2.0)等多項(xiàng)最新的定制化設(shè)計(jì)工具，強(qiáng)化既有的開放創(chuàng)新平臺(tái)設(shè)計(jì)生態(tài)環(huán)境，幫助客戶更快更好的開發(fā)28nm產(chǎn)品。另外，28nm產(chǎn)品已進(jìn)入量產(chǎn)，客戶采用TSMC開放創(chuàng)新平臺(tái)(Open Innovation Platform)所規(guī)劃的28nm新產(chǎn)品設(shè)計(jì)定案(tape out)數(shù)量已經(jīng)超過80個(gè)。

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　　現(xiàn)實(shí)：成本逐漸成第一難題

　　隨著半導(dǎo)體工藝向深亞微米發(fā)展，半導(dǎo)體設(shè)計(jì)與制造的成本都呈幾何級(jí)數(shù)增長，以設(shè)計(jì)為例，32nm的芯片設(shè)計(jì)成本比起130nm增長了360%，達(dá)到了6000萬美元，而制造的成本增加更為可怕，新建一條生產(chǎn)線從90nm的25億美元增加到22nm的超過45億美元(參見圖1)。因此，降低設(shè)計(jì)生產(chǎn)制造成本，逐漸成為采用先進(jìn)制程的最大阻礙。

　　Jean-Marc Chery介紹，若想克服挑戰(zhàn)，設(shè)計(jì)層面最重要的是，技術(shù)研發(fā)人員與芯片設(shè)計(jì)、設(shè)計(jì)工具人員之間必須建立密切的合作關(guān)系。制造方面，意法半導(dǎo)體采用和制造技術(shù)開發(fā)者以及EDA公司緊密合作的方式，以降低自己采用新技術(shù)的成本支出，與國際半導(dǎo)體開發(fā)聯(lián)盟(ISDA)的合作就是其中一例。通過與出色的伙伴合作克服上述挑戰(zhàn)，為客戶提供最佳的解決方案，在成本增加有限的前提下不斷提高性能。即將到來的20nm技術(shù)節(jié)點(diǎn)將使28nm技術(shù)節(jié)點(diǎn)的系統(tǒng)芯片提高性能30%，并降低制造成本，我們將看到處理速度達(dá)到3 GHz的芯片，晶體管數(shù)量超過20億支的裸片，意法半導(dǎo)體將從2012年 (Q1，一季度)開始設(shè)計(jì)20nm芯片，從 2013 (Q1)年開始提供原型芯片。

　　當(dāng)然，復(fù)雜性(設(shè)計(jì)和技術(shù))的增加自然會(huì)拉動(dòng)成本上升。Jean-Marc Chery強(qiáng)調(diào)，IDM廠商是控制并擁有芯片設(shè)計(jì)、制造和測試資源(技術(shù)和設(shè)施)的企業(yè)，事實(shí)上，由于技術(shù)開發(fā)與設(shè)計(jì)知識(shí)之間的關(guān)系比較密切，所以IDM廠商在克服這些挑戰(zhàn)方面可能更具優(yōu)勢。芯片設(shè)計(jì)人員與技術(shù)開發(fā)人員之間的合作是優(yōu)化設(shè)計(jì)技術(shù)的關(guān)鍵，能夠在一個(gè)IDM環(huán)境內(nèi)有效地建立這種合作關(guān)系，就可為客戶提供一個(gè)性價(jià)最高的解決方案?！拔覀儼堰@種方法稱之為‘設(shè)計(jì)與技術(shù)共同優(yōu)化’，這是在未來技術(shù)節(jié)點(diǎn)(例如20nm)取得成功的關(guān)鍵?！?/p>

　　張宇清承認(rèn)，考慮到28nm時(shí)的掩膜成本比前一代工藝更高，同時(shí)賽靈思還要為芯片增加更多的性能和功能所帶來的芯片復(fù)雜度的提升、軟件效率的提升、更多的測試流程、開發(fā)更多的解決方案(賽靈思目標(biāo)設(shè)計(jì)平臺(tái)，TDP)，所以賽靈思在28nm節(jié)點(diǎn)的研發(fā)投入較其他企業(yè)會(huì)更高。但是，研發(fā)的高投入是可以通過更多的市場和應(yīng)用來抵消掉。由于FPGA的可重新編程性，所以賽靈思不需要像ASIC/ASSP那樣針對細(xì)致化的市場或應(yīng)用來開發(fā)方案。因此，掩膜和研發(fā)成本就可以在許多不同的應(yīng)用和市場中攤銷掉了。最新的SSI技術(shù)(可堆疊硅片互聯(lián))可以有效地幫助其更好更快地實(shí)現(xiàn)大型FPGA芯片的生產(chǎn)良率，從而降低成本并開發(fā)出大型FPGA。因此相信在28nm節(jié)點(diǎn)或者更先進(jìn)的工藝上，F(xiàn)PGA是比ASIC和ASSP更具競爭優(yōu)勢的。

　　Synopsys十分重視降低設(shè)計(jì)總成本，Kevin Kranen介紹他們采取并收到明顯效果的3項(xiàng)措施。

　　1. 提供合格的標(biāo)準(zhǔn)元件、內(nèi)存和接口IP。對這種基礎(chǔ)構(gòu)建模塊使用IP進(jìn)行開發(fā)是新工藝技術(shù)投入中最大成本之一，但成品差異化卻是最小。越來越多地企業(yè)從Synopsys、ARM和代工廠購買投放市場的IP。

　　2. 預(yù)測試流程設(shè)計(jì)中耗費(fèi)最大的時(shí)間和金錢成本的工作，就是將EDA工具和IP融入一個(gè)測試流程。許多公司讓整個(gè)團(tuán)隊(duì)來負(fù)責(zé)這個(gè)流程，或者是在向新節(jié)點(diǎn)或新標(biāo)準(zhǔn)單元的轉(zhuǎn)移過程中，在計(jì)劃時(shí)間表中預(yù)留了很長的時(shí)間。Synopsys通過Lynx設(shè)計(jì)系統(tǒng)和相關(guān)的芯片代工廠就緒系統(tǒng)(FRS)，為許多高階節(jié)點(diǎn)和IP源的組合提供了預(yù)測試、預(yù)集成的完整的流程。

　　3. 快速原型和FPGA一般情況下，初創(chuàng)設(shè)計(jì)中進(jìn)行可行性測試和用戶興趣檢測的最快速且最低成本的方法，就是采用FPGA。Synopsys提供了一整套完善的FPGA設(shè)計(jì)工具、快速原型工具和硬件，為無論是單一的FPGA還是多FPGA系統(tǒng)提供了一個(gè)最佳路徑。

　　從經(jīng)濟(jì)的角度來看，整個(gè)半導(dǎo)體產(chǎn)業(yè)確實(shí)都面臨成本上升的壓力。專foundry面臨新廠建造成本的增加，而IDM與fabless公司隨著芯片設(shè)計(jì)更加復(fù)雜化、漏電及耗電的要求更高，亦面臨設(shè)計(jì)成本增加的壓力。陳家湘認(rèn)為，解決此成本問題的關(guān)鍵取決于整個(gè)半導(dǎo)體產(chǎn)業(yè)如何攜手合作，提出最佳的解決方案來強(qiáng)化效能、功率與面積。全球半導(dǎo)體業(yè)者應(yīng)該掌握產(chǎn)業(yè)發(fā)展的趨勢及利用整個(gè)產(chǎn)業(yè)現(xiàn)有的設(shè)計(jì)生態(tài)環(huán)境(ecosystem)創(chuàng)造自己的優(yōu)勢。

　　未來：超越還是拯救摩爾定律?

　　摩爾定律一直是指揮半導(dǎo)體發(fā)展的金科玉律，半導(dǎo)體的發(fā)展始終徘徊在這條定律左右。不過，摩爾定律始終是個(gè)有著物理極限的構(gòu)想，而隨著技術(shù)不斷前行，這個(gè)極限已經(jīng)在人們觸手可及的不遠(yuǎn)處。

　　Jean-Marc Chery認(rèn)為，半導(dǎo)體制造未來的技術(shù)發(fā)展沿兩大主線展開。

　　第一條主線是“超越摩爾”(More than Moore)，以技術(shù)多元化為研發(fā)重點(diǎn)，在一個(gè)系統(tǒng)封裝內(nèi)整合不同類型的技術(shù)，包括3D技術(shù)。這條主線還包括克服技術(shù)挑戰(zhàn)，例如，在系統(tǒng)封裝內(nèi)的裸片之間的連接、測試和熱管理。此外，未來的制程研發(fā)計(jì)劃還包括我們稱之為“增值衍生技術(shù)”，例如，模擬器件、影像芯片、嵌入式非易失性存儲(chǔ)器、智能功率、量子技術(shù)和MEMS技術(shù)。

　　第二條主線是“跟隨摩爾定律”，我們稱之為“更摩爾”(More Moore)。在晶片上集成更小的晶體管，降低臨界尺寸。在實(shí)現(xiàn) 28nm后，隨后就是20 nm和14 nm。

　　顯然，我們將繼續(xù)面臨新的技術(shù)挑戰(zhàn)，例如，光刻技術(shù)從193nm浸沒式發(fā)展到EUV(深紫外)，或者芯片架構(gòu)從體CMOS演化到薄芯片。

　　張宇清則認(rèn)為，由于成本和深亞微米時(shí)的物理極限所造成的信號(hào)串?dāng)_、熱電子效應(yīng)，業(yè)界對于摩爾定律是否終結(jié)存在很多說法。賽靈思的SSI(堆疊硅片互聯(lián))技術(shù)讓我們可以延續(xù)摩爾定律，甚至可以說超越了摩爾定律。Virtex 7-2000T的密度是40nm FPGA產(chǎn)品的2.8倍，遠(yuǎn)超過了摩爾定律所描述的2倍。

　　作為摩爾定律堅(jiān)定的支持者和半導(dǎo)體制造工藝的領(lǐng)導(dǎo)者，Intel一直在堅(jiān)持用技術(shù)研發(fā)為摩爾定律延壽。以Intel的22nm工藝為例，按路線圖肯定是在2011年推出，但今年春天突然Intel宣布將在22nm工藝中采用全新的FINFET 3D制造工藝，而這一突如其來的消息讓整個(gè)制造業(yè)悲喜交加，一方面，終于半導(dǎo)體制造要正式邁入3D時(shí)代，歐洲半導(dǎo)體技術(shù)研究組織IMEC經(jīng)過試驗(yàn)表明，F(xiàn)INFET比起之前類3D的TSV技術(shù)以及現(xiàn)有的平面結(jié)構(gòu)技術(shù)，在漏電控制和制程變差方面性能更加優(yōu)異，而且其晶體管密度也相對更高，能夠?qū)⒛柖傻膲勖娱L至少1-2代制程。

　　陳家湘談到對3D制造技術(shù)時(shí)介紹：“我們認(rèn)為全新的半導(dǎo)體制造技術(shù)是繼續(xù)將摩爾定律往前推進(jìn)的主要?jiǎng)恿ΑＨ碌陌雽?dǎo)體制造技術(shù)將朝更先進(jìn)、更細(xì)微的技術(shù)前進(jìn)，而創(chuàng)新的三維(3D)結(jié)構(gòu)芯片技術(shù)即是一個(gè)例子。TSMC在此領(lǐng)域已投入相當(dāng)多的人力與物力，且因應(yīng)系統(tǒng)級(jí)封裝技術(shù)，開發(fā)更具成本效益以及更具尺寸、效能優(yōu)勢的3D芯片，計(jì)劃采用更先進(jìn)的14nm制程提供FinFET架構(gòu)芯片。另外，TSMC也積極鉆研先進(jìn)封裝技術(shù)中介層(Interposer)的發(fā)展”。

　　結(jié)語

　　盡管Intel已經(jīng)宣稱采用FINFET技術(shù)制造22nm芯片，但是實(shí)際效果如何還是個(gè)未知數(shù)，而3D工藝能否挽救即將接近物理極限的摩爾定律尤未可知。3D工藝下的全新半導(dǎo)體制造是否還是屬于摩爾定律的范疇已經(jīng)不再重要，因?yàn)榱钊送锵У氖?，無論是即將到來的22nm還是14nm，都距離理論上的摩爾定律物理極限相去甚遠(yuǎn)。讓摩爾定律失靈的最大可能原因不是技術(shù)上的物理極限無法超越，而是經(jīng)濟(jì)層面的摩爾定律已經(jīng)失衡，直接說就是，Xnm的半導(dǎo)體生產(chǎn)工藝實(shí)現(xiàn)起來不是太大的問題，而Xnm芯片的設(shè)計(jì)加制造的總成本，以現(xiàn)有單個(gè)芯片的銷售情況而言，很難通過直接的市場銷售收回投入，這不得不令人唏噓。

　　也許，半導(dǎo)體設(shè)計(jì)的跨制程可移植性將成為未來5年內(nèi)最關(guān)鍵的話題，我們拭目以待吧。