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隨著晶圓代工制程不斷縮小，摩爾定律逼近極限，先進(jìn)封裝是后摩爾時(shí)代的必然選擇。其中，利用高端封裝融合最新和成熟節(jié)點(diǎn)，采用系統(tǒng)封裝(SiP)和基于小芯片的方法，設(shè)計(jì)和制造最新的SoC產(chǎn)品已經(jīng)成為主要的技術(shù)路徑。2.5D/3D封裝正在加速3D互連密度的技術(shù)突破，TSV及TGV的技術(shù)作為2.5D/3D封裝的核心技術(shù)，越來(lái)越受到重視。

一、先進(jìn)封裝技術(shù)越來(lái)越重要

摩爾定律指引集成電路不斷發(fā)展。摩爾定律指出：“集成電路芯片上所集成的電路的數(shù)目，每隔18-24個(gè)月就翻一倍；微處理器的性能提高一倍，或價(jià)格下降一半?！备鶕?jù)摩爾定律，制程節(jié)點(diǎn)以0.7倍（實(shí)際為根號(hào)2的倒數(shù)）遞減逼近物理極限，從1μm、0.8μm、0.5μm、0.35μm、0.25μm、0.18μm、0.13μm、90nm、65nm、45nm、32nm、22nm、16nm、10nm、7nm，一直發(fā)展到未來(lái)的5nm、3nm，事實(shí)上90nm節(jié)點(diǎn)以前特征尺寸完全對(duì)應(yīng)柵極長(zhǎng)度，自65nm開(kāi)始各廠商節(jié)點(diǎn)名稱(chēng)的定義越來(lái)越模糊，已不能完全對(duì)應(yīng)器件的物理尺寸。目前14nm、10nm的節(jié)點(diǎn)名稱(chēng)大致對(duì)應(yīng)柵極長(zhǎng)度的一半。

遵循摩爾定律，縮小晶體管尺寸，依舊可以提升產(chǎn)品性能。但是高昂的開(kāi)發(fā)費(fèi)用和資本支出導(dǎo)致單個(gè)晶體管成本不像之前隨著性能的提升而下降，開(kāi)發(fā)更先進(jìn)的制程已經(jīng)不再經(jīng)濟(jì)。另一方面摩爾定律已經(jīng)接近極限。2017年10nm制程已經(jīng)發(fā)展到量產(chǎn)的階段，非常接近FinFET工藝物理極限5nm。

在這種情況下，集成電路產(chǎn)業(yè)將走向何方，產(chǎn)業(yè)界和學(xué)術(shù)界給出了比摩爾定律更為多元化的答案：More Moore（深度摩爾）、More than Moore（超越摩爾）、Beyond CMOS將是未來(lái)的發(fā)展方向。

深度摩爾是在現(xiàn)有硅基CMOS基礎(chǔ)上，在器件結(jié)構(gòu)、溝道材料、連接導(dǎo)線、高介質(zhì)金屬柵、架構(gòu)系統(tǒng)、制造工藝等方面進(jìn)行創(chuàng)新研發(fā)，沿著摩爾定律進(jìn)行升級(jí)，延續(xù)摩爾定律（18個(gè)月左右晶體管數(shù)量翻番）的生命。同時(shí)更加注重功耗的降低。FinFET技術(shù)、EUV光刻是典型代表。業(yè)界認(rèn)為5 nm將會(huì)是硅基CMOS技術(shù)的物理極限。

超越摩爾側(cè)重于根據(jù)應(yīng)用場(chǎng)景來(lái)實(shí)現(xiàn)芯片功能的多樣化。這可以通過(guò)三條路徑來(lái)實(shí)現(xiàn)：優(yōu)化算法和電路設(shè)計(jì)；多個(gè)功能模塊封裝于一個(gè)芯片中；開(kāi)發(fā)新功能芯片。因此封裝將會(huì)發(fā)揮越來(lái)越重要的作用。

Beyond CMOS是指打破硅基晶體管結(jié)構(gòu)和材料限制，研發(fā)全新的晶體管來(lái)取代硅基CMOS。新的器件要具有高性能、低功耗、可接受的制造成本、足夠穩(wěn)定以及適合于大規(guī)模制造等特性。潛在的技術(shù)主要有：隧穿 FET（Tunneling FET， TFET）、 Nano-electromechanical Switch (NEMS)、 單電子晶體管（Single Electron Transistor， SET)、量子元胞自動(dòng)機(jī)（Quantum Cellular Automata， QCA)、Atomic Switch、自旋 FET（Spin FET）、石墨烯FET（Graphene FET）、碳納米管FET（Carbon Nanotube FET）、納米線FET（Nanowire FET）等。

此外，半導(dǎo)體產(chǎn)業(yè)也將逐漸從技術(shù)驅(qū)動(dòng)轉(zhuǎn)變?yōu)閼?yīng)用驅(qū)動(dòng)。目前移動(dòng)產(chǎn)品仍是半導(dǎo)體產(chǎn)業(yè)主要的推動(dòng)力，其朝小尺寸、多功能、高速化發(fā)展，帶動(dòng)先進(jìn)封裝技術(shù)導(dǎo)入。未來(lái)物聯(lián)網(wǎng)、5G、人工智能、汽車(chē)電子、AR/VR、云計(jì)算等將會(huì)興起，市場(chǎng)驅(qū)動(dòng)力將多元化，對(duì)產(chǎn)品多樣化也提出了需求。先進(jìn)封裝是滿足不同應(yīng)用需求的重要手段。隨著晶圓代工制程不斷縮小，摩爾定律逼近極限，先進(jìn)封裝是后摩爾時(shí)代的必然選擇，包括倒裝、晶圓級(jí)封裝、扇出型封裝、3D封裝、系統(tǒng)級(jí)封裝等。
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二、???封測(cè)技術(shù)及發(fā)展方向

半導(dǎo)體的生產(chǎn)過(guò)程可分為晶圓制造工序（Wafer Fabrication）、封裝工序（Packaging）、測(cè)試工序（Test）等幾個(gè)步驟。其中晶圓制造工序?yàn)榍暗溃‵ront End）工序，而封裝工序、測(cè)試工序?yàn)楹蟮溃˙ack End）工序。封裝是指將生產(chǎn)加工后的晶圓進(jìn)行切割、焊線塑封，使電路與外部器件實(shí)現(xiàn)連接，并為半導(dǎo)體產(chǎn)品提供機(jī)械保護(hù)，使其免受物理、化學(xué)等環(huán)境因素?fù)p失的工藝。測(cè)試是指利用專(zhuān)業(yè)設(shè)備，對(duì)產(chǎn)品進(jìn)行功能和性能測(cè)試，測(cè)試主要分為中測(cè)和終測(cè)兩種。

根據(jù)Yole的數(shù)據(jù)，全球封測(cè)行業(yè)市場(chǎng)規(guī)模保持平穩(wěn)增長(zhǎng)，預(yù)計(jì)從2019年的680億美元增長(zhǎng)到2025年的850億美元，年均復(fù)合增速約4%。根據(jù)中國(guó)半導(dǎo)體行業(yè)協(xié)會(huì)的數(shù)據(jù)，中國(guó)封測(cè)行業(yè)市場(chǎng)規(guī)模從2011年的976億元增長(zhǎng)到了2019年的2350億元，年均復(fù)合增速約11.6%，顯著高于全球增速。

1、?封測(cè)生產(chǎn)流程

晶圓代工廠制造完成的晶圓在出廠前會(huì)經(jīng)過(guò)一道電性測(cè)試，稱(chēng)為晶圓可接受度測(cè)試（Wafer Acceptance Test，WAT），WAT測(cè)試通過(guò)的晶圓被送去封測(cè)廠。封測(cè)廠首先對(duì)晶圓進(jìn)行中測(cè)（Chip Probe，CP）。由于工藝原因會(huì)引入各種制造缺陷，導(dǎo)致晶圓上的裸Die中會(huì)有一定量的殘次品，CP測(cè)試的目的就是在封裝前將這些殘次品找出來(lái)，縮減后續(xù)封測(cè)的成本。在完成晶圓制造后，通過(guò)探針與芯片上的焊盤(pán)接觸，進(jìn)行芯片功能的測(cè)試，同時(shí)標(biāo)記不合格芯片并在切割后進(jìn)行篩選。CP測(cè)試完成后進(jìn)入封裝環(huán)節(jié)，封裝工藝流程一般可以分為兩個(gè)部分，用塑料封裝之前的工藝步驟稱(chēng)為前段操作，在成型之后的工藝步驟稱(chēng)為后段操作?；竟に嚵鞒贪ňA減薄、晶圓切割、芯片貼裝、固化、芯片互連、注塑成型、去飛邊毛刺、上焊錫、切筋成型、打碼等。因封裝技術(shù)不同，工藝流程會(huì)有所差異，且封裝過(guò)程中也會(huì)進(jìn)行檢測(cè)。封裝完成后的產(chǎn)品還需要進(jìn)行終測(cè)（Final Test，F(xiàn)T），通過(guò)FT測(cè)試的產(chǎn)品才能對(duì)外出貨。

2、 封裝技術(shù)不斷演進(jìn)

封裝技術(shù)正逐漸從傳統(tǒng)的引線框架、引線鍵合向倒裝芯片、硅通孔、嵌入式封裝（ED，Embedded Die Package）、扇入/扇出型晶圓級(jí)封裝、SiP封裝、系統(tǒng)級(jí)封裝（SoP，System on Package）等先進(jìn)封裝技術(shù)演進(jìn)。芯片的尺寸繼續(xù)縮小，引腳數(shù)量不斷增加，集成度持續(xù)提升。

倒裝芯片與傳統(tǒng)的引線鍵合技術(shù)的區(qū)別在于前者將芯片面朝下，與基板直接通過(guò)焊球連接，不再需要引線，芯片與外部電路的距離縮短。芯片I/O密度提高、尺寸縮小、電氣性能改善。

晶圓級(jí)封裝通常直接在晶圓上進(jìn)行大部分或全部封測(cè)工藝，再切割成單顆芯片。再分布層(RDL，Redistribution Layer)與凸塊(Bump)技術(shù)為其I/O布線的一般選擇，由此無(wú)需使用IC載板，從而降低了厚度和成本。

晶圓級(jí)封裝可以實(shí)現(xiàn)較小尺寸封裝，如：芯片尺寸封裝（CSP，Chip Scale Package）。由于引腳全部位于芯片下方，I/O數(shù)受到限制，該類(lèi)型一般又稱(chēng)為晶圓級(jí)芯片尺寸封裝（WLCSP，Wafer Level Chip Scale Package）或扇入型晶圓級(jí)封裝（Fan-In WLP）。目前多用于低引腳數(shù)消費(fèi)類(lèi)芯片。

WLP可分為扇入型晶圓級(jí)封裝（Fan-In WLP）和扇出型晶圓級(jí)封裝（Fan-Out WLP）兩大類(lèi)。扇入型直接在晶圓上進(jìn)行封裝，封裝完成后進(jìn)行切割，布線均在芯片尺寸內(nèi)完成，封裝大小和芯片尺寸相同；扇出型則基于晶圓重構(gòu)技術(shù)，將切割后的各芯片重新布置到人工載板上，芯片間距離視需求而定，之后再進(jìn)行晶圓級(jí)封裝，最后再切割，布線可在芯片內(nèi)和芯片外，得到的封裝面積一般大于芯片面積，但可提供的I/O數(shù)量增加。

隨著I/O數(shù)目增加，焊球間距不斷減小。持續(xù)降低焊球間距將會(huì)導(dǎo)致下游PCB制造成本增加。扇出型晶圓級(jí)封裝（Fan-Out WLP）應(yīng)運(yùn)而生。

扇出（Fan Out，F(xiàn)O）是相對(duì)扇入而言，“扇入”只能向內(nèi)走線，而在扇出型封裝中，既可以向內(nèi)走線，也可以向外走線，從而可以實(shí)現(xiàn)更多的I/O，以及更薄的封裝。目前量產(chǎn)最多的是晶圓級(jí)扇出型產(chǎn)品。

扇出型封裝工藝主要分為Chip first和Chip last兩大類(lèi)，其中Chip first又分Die down和Die up兩種。

扇出型封裝生產(chǎn)工藝的關(guān)鍵步驟包括芯片放置、包封和布線。芯片放置對(duì)速度和精度的要求很高，放置速度直接決定生產(chǎn)效率，從而影響制造成本；放置精度也是決定后續(xù)布線精度的關(guān)鍵性因素。包封需要對(duì)包封材料進(jìn)行填充和加熱，這一過(guò)程不僅可能導(dǎo)致已放置好的芯片發(fā)生移位，還有可能因包封材料與芯片的膨脹系數(shù)的不同而造成翹曲，這兩者都會(huì)影響后續(xù)的布線環(huán)節(jié)。布線成功率是決定最終封裝成品率的關(guān)鍵因素，另一方面，布線設(shè)備是整個(gè)生產(chǎn)設(shè)備中最昂貴的，對(duì)制造成本的影響很大。

Fan-Out是指通過(guò)再分布層將I/O 凸塊擴(kuò)展至芯片周邊，在滿足I/O數(shù)增大的前提下又不至于使焊球間距過(guò)小而影響PCB工藝。Fan-Out封裝是近期先進(jìn)封裝技術(shù)中的熱門(mén)話題。臺(tái)積電的InFO（Integrated Fan Out）封裝技術(shù)用于iPhone處理器。

扇出型晶圓級(jí)封裝的優(yōu)勢(shì)在于縮小芯片尺寸，降低成本（無(wú)需載板），散熱、能耗及性能方面較倒裝也有改善。工藝上也面臨著加工過(guò)程中翹曲、裸晶在載板上的位置精度、裸晶與載板界面處的平整性、多芯片封裝等問(wèn)題。

硅通孔技術(shù)（TSV）是指在晶圓片上打孔，在孔中填充導(dǎo)電材料實(shí)現(xiàn)芯片之間、芯片與外部之間互聯(lián)的技術(shù)，被認(rèn)為是目前半導(dǎo)體行業(yè)最先進(jìn)的技術(shù)之一。硅通孔技術(shù)具有互連距離短、集成度高的優(yōu)點(diǎn)，能夠使芯片在三維空間堆疊密度最大，并提升芯片性能、降低功耗、縮小尺寸。該技術(shù)是實(shí)現(xiàn)異質(zhì)集成的重要手段，未來(lái)將廣泛的用于2.5D/3D IC。

3D封裝又稱(chēng)為疊層芯片封裝技術(shù)，是指在不改變封裝體尺寸的前提下，在同一個(gè)封裝體內(nèi)于垂直方向疊放兩個(gè)以上芯片的封裝技術(shù)，它起源于快閃存儲(chǔ)器(NOR/NAND)及SDRAM的疊層封裝，可以實(shí)現(xiàn)不同類(lèi)型芯片的異質(zhì)集成，目前在存儲(chǔ)芯片上已有較多應(yīng)用。

3D封裝可采用凸塊或硅通孔技術(shù)（Through Silicon Via，TSV），TSV是利用垂直硅通孔完成芯片間互連的方法，由于連接距離更短、強(qiáng)度更高，能實(shí)現(xiàn)更小更薄而性能更好、密度更高、尺寸和重量明顯減小的封裝，而且還能用于異種芯片之間的互連。

2.5D封裝是在基板和芯片之間放一個(gè)硅中間層，這個(gè)中間層通過(guò)TSV連接上下部分。

根據(jù)國(guó)際半導(dǎo)體路線組織（ITRS，International Technology Roadmap for Semiconductors）的定義，SiP是對(duì)不同芯片進(jìn)行并排或疊加的封裝方式。疊加的芯片可以是多個(gè)具有不同功能的有源電子元件與/或無(wú)源器件，也可以是MEMS或者光學(xué)器件。封裝在一起之后成為可以實(shí)現(xiàn)一定功能的系統(tǒng)。

相對(duì)簡(jiǎn)單的Side by Side的多芯片模組（MCM，Multi-chip Module）技術(shù)（2D Package）、更復(fù)雜的多芯片封裝（MCP，Multi-chip Package）技術(shù)、芯片堆疊(Stack Die)技術(shù)等均可以用來(lái)構(gòu)建集成多種功能的SiP系統(tǒng)（2.5D/3D IC）。SiP可以有效突破SoC在整合芯片過(guò)程中的限制，大幅降低設(shè)計(jì)端和制造端成本，同時(shí)具備客制化的靈活性。SiP在超越摩爾的發(fā)展路徑中具有十分重要的地位。

臺(tái)積電推出的InFO和CoWoS（Chip-on-Wafer-on-Substrate）屬于2.5D IC封裝。該技術(shù)是把不同的芯片集成在一塊硅載板（silicon interposer）上，并在載板上布線實(shí)現(xiàn)互連。CoWoS針對(duì)高端市場(chǎng)，連線數(shù)量和封裝尺寸都比較大。InFO針對(duì)性價(jià)比市場(chǎng)，封裝尺寸較小，連線數(shù)量也比較少。2.5D比3D IC封裝成本更低，但是堆疊芯片的3D封裝比同樣的SiP系統(tǒng)的2.5D封裝尺寸更小。此外堆疊芯片還可以帶來(lái)功耗降低、傳輸速率提升等性能方面的改善。

SoC（系統(tǒng)級(jí)芯片，System-on-a-Chip）與SiP的區(qū)別在于SoC的集成是從晶圓片上制作出來(lái)，而SiP的集成是將不同的芯片或裸晶（Die）封裝在一起。目前高端數(shù)字工藝（例如16nm FinFET）用于模擬和射頻模塊并不適合。首先高端工藝的額定電源電壓很低，導(dǎo)致模擬/射頻模塊設(shè)計(jì)非常困難。其次高端工藝的掩模制造成本非常高，而模擬/射頻模塊的晶體管密度遠(yuǎn)低于數(shù)字模塊，使用高端工藝制造模擬/射頻模塊并不劃算。采用SoC方式集成研制難度大、開(kāi)發(fā)時(shí)間長(zhǎng)、制造成本高。因此采用先進(jìn)封裝技術(shù)將高端工藝制造的數(shù)字模塊，比較成熟的工藝來(lái)實(shí)現(xiàn)模擬/射頻模塊，用硅通孔等技術(shù)實(shí)現(xiàn)模塊間互連，封裝在一起形成SiP系統(tǒng)，可以加快開(kāi)發(fā)速度，制造低成本和高集成的芯片。

3、?先進(jìn)封裝市場(chǎng)規(guī)模

摩爾定律的放緩、異質(zhì)集成和各種大趨勢(shì)（包括5G、AI、HPC、物聯(lián)網(wǎng)等）推動(dòng)著先進(jìn)封裝市場(chǎng)強(qiáng)勢(shì)發(fā)展。根據(jù)Yole的數(shù)據(jù)，2019年全球先進(jìn)封裝市場(chǎng)規(guī)模約290億美元，預(yù)計(jì)2025年增長(zhǎng)到420億美元，年均復(fù)合增速約6.6%，高于整體封裝市場(chǎng)4%的增速和傳統(tǒng)封裝市場(chǎng)1.9%的增速。

從下游應(yīng)用市場(chǎng)來(lái)看，移動(dòng)設(shè)備和消費(fèi)電子對(duì)集成度要求高，是先進(jìn)封裝最大的細(xì)分市場(chǎng)，2019年占比達(dá)85%，2019-2025的CAGR為5.5%，略低于整體增速，2025年將占先進(jìn)封裝市場(chǎng)的80%。電信和基礎(chǔ)設(shè)施是先進(jìn)封裝市場(chǎng)中增長(zhǎng)最快的細(xì)分市場(chǎng)，CAGR約為13%，市場(chǎng)份額將從2019年的10%增至2025年的14%。汽車(chē)與運(yùn)輸細(xì)分市場(chǎng)在2019年至2025年期間將以10.6%的CAGR增長(zhǎng)，到2025年達(dá)到約19億美元，但其在先進(jìn)封裝市場(chǎng)中所占的份額仍將持平，約4%。

從技術(shù)分類(lèi)來(lái)看，3D堆疊封裝、嵌入式芯片封裝、扇出型封裝在2019年到2025年的增速更高，CAGR分別為21%、18%、16%。扇出型技術(shù)進(jìn)入移動(dòng)設(shè)備、網(wǎng)絡(luò)和汽車(chē)領(lǐng)域；3D堆疊技術(shù)進(jìn)入AI/ML、HPC、數(shù)據(jù)中心、CIS、MEMS/傳感器領(lǐng)域；嵌入式芯片封裝進(jìn)入移動(dòng)設(shè)備、汽車(chē)和基站領(lǐng)域。

從晶圓數(shù)來(lái)看，2019年約2900萬(wàn)片晶圓采用先進(jìn)封裝，到2025年增長(zhǎng)為4300萬(wàn)片，年均復(fù)合增速為7%。其中倒裝技術(shù)占比最高，3D封裝增速最快。

三、硅通孔技術(shù)（TSV）

TSV 互連具有縮短路徑和更薄的封裝尺寸等優(yōu)點(diǎn)，被認(rèn)為是三維集成的核心技術(shù)。

TSV 結(jié)構(gòu)如下圖所示，在硅板上面有加工完成的通孔；在通孔內(nèi)由內(nèi)到外依次為電鍍銅柱、絕緣層和阻擋層。絕緣層的作用是將硅板和填充的導(dǎo)電材料之間進(jìn)行隔離絕緣，材料通常選用二氧化硅。由于銅原子在 TSV 制造工藝流程中可能會(huì)穿透二氧化硅絕緣層，導(dǎo)致封裝器件產(chǎn)品性能的下降甚至失效，一般用化學(xué)穩(wěn)定性較高的金屬材料在電鍍銅和絕緣層之間加工阻擋層。最后是用于信號(hào)導(dǎo)通的電鍍銅。

在三維集成中 TSV 技術(shù)可分為三種類(lèi)型：在 CMOS 工藝過(guò)程之前在硅片上完成通孔制作和導(dǎo)電材料填充的是先通孔技術(shù)；而中通孔，在CMOS制程之后和后端制程（BEOL）之前制作通孔。最后一種后通孔技術(shù)是在 CMOS 工藝完成后但未進(jìn)行減薄處理時(shí)制作通孔。最終技術(shù)方案的選擇要根據(jù)不同的生產(chǎn)需求。

1、?TSV?制造的工藝流程

TSV 制造的工藝流程舉例如下：

步驟1：首先在晶圓上制作IC組件(Devices)。

步驟2：使用化學(xué)機(jī)械研磨(CMP)制程，將氧化物(Oxide)進(jìn)行平坦化。

步驟3：蝕刻介電堆積層(Dielectric Stack)。

步驟4：將硅蝕刻達(dá)深度4~9μm。

步驟5：沉積氧化物(Oxide)和氮化物(SiN)層，以作為阻障層(Barrier Layer)及鈍化層(Passivation Layer)。

步驟6及7：制作溝渠(Trench)和導(dǎo)孔(Via)，以作為晶圓間之接合(Bonding)使用。

步驟8及9：沉積Ta或TaN阻障層(Barrier Layer)，銅晶種層(Copper Seed Layer)，接著進(jìn)行電鍍銅以填充導(dǎo)孔(Via Filling)，使用化學(xué)機(jī)械研磨(CMP)制程，去除多余之Ta層及銅，此時(shí)以完成晶圓后段導(dǎo)線制程(Backend of the Line; BEOL)，包括結(jié)合鋁與銅導(dǎo)線層。

步驟10：在銅墊上沉積無(wú)電鍍金屬層(Electroless Metal Deposition)，或去除介電層(Dielectric Layer)，以形成晶圓對(duì)晶圓(Wafer to Wafer)之接合墊。

步驟11：制作銅對(duì)銅(Copper to Copper)之熱擴(kuò)散接合(Thermal Diffusion Bonding)。

步驟12：使用化學(xué)機(jī)械研磨(CMP)及研磨(Grinding)方式，將上層晶圓進(jìn)行薄化(Thinning)，并以化學(xué)蝕刻法(Chemical Etching)去除12μm厚度的硅。

步驟13：使用PE-CVD沉積氧化物于薄化晶圓之背面，如此可防止上層晶圓因進(jìn)行整合堆棧另一片晶圓時(shí)，所造成硅之污染。

步驟14：進(jìn)行氧化層蝕刻，以形成溝渠(Trench)，接著沉積銅，以作為導(dǎo)線連接之使用。
? ? 步驟15：形成銅墊(Copper Pad)，以作為上層晶圓進(jìn)行晶圓堆棧之接合點(diǎn)。

2、?TSV制作流程中關(guān)鍵技術(shù)

2.1 TSV 刻蝕

TSV 刻蝕是三維集成的關(guān)鍵技術(shù)，并且目前深硅刻蝕首選技術(shù)為干法刻蝕或稱(chēng)博世刻蝕。博世刻蝕工藝的刻蝕速率高達(dá) 5～10μm／min，對(duì)光刻膠的選擇性為 50～100，對(duì)氧化物掩膜的刻蝕率高達(dá)200。博世工藝包括以下流程：（1）利用六氟化硫(SF6)作為蝕刻劑進(jìn)行硅刻蝕；（2）填充八氟環(huán)丁烷（C4F8）氣體，以產(chǎn)生良好的鈍化膜來(lái)保護(hù)刻蝕出的側(cè)壁；（3）用定向離子進(jìn)一步刻蝕六氟化硫(SF6)等離子體中的鈍化層和硅層。然后，使用 O2和 Ar 等離子體清洗鈍化層。然而，這種工藝造成側(cè)壁缺口粗糙，可能會(huì)造成接下來(lái)的步驟出現(xiàn)差錯(cuò)，引發(fā)漏電和可靠性問(wèn)題。在深硅刻蝕中，側(cè)壁粗糙度受刻蝕和鈍化到兩個(gè)流程的影響。側(cè)壁粗糙會(huì)增大 TSV 的空隙，進(jìn)而影響到絕緣層、阻擋層和銅種子層的覆蓋范圍。因此，隨著 TSV 尺寸的減小，側(cè)壁糙度需要控制在最小。

2.2 TSV絕緣層

TSV 的金屬填充需要用到絕緣層來(lái)對(duì)硅襯底進(jìn)行充分的電氣隔離。絕緣層的工藝要求包括良好的階梯覆蓋率，無(wú)漏電流，低應(yīng)力，高擊穿電壓，以及不同的 TSV 集成引起的加工溫度的限制。二氧化硅（SiO2）或氮化硅（Si3N4）是常用于等離子體增強(qiáng)化學(xué)氣相沉積（PECVD）或減壓化學(xué)氣相沉積（SACVD）的絕緣層。然而，當(dāng) TSV 直徑小于 3 μm 時(shí)，絕緣層更適用于原子層沉積（ALD）。ALD有幾個(gè)優(yōu)勢(shì)，如較低的熱預(yù)算，比現(xiàn)有流程更好的階梯覆蓋率，無(wú)需再進(jìn)行表面處理，并且由于較薄的絕緣層，降低了 TSV 的 CMP 加工時(shí)間。

2.3 TSV阻擋層和種子層

接下來(lái)的過(guò)程是阻擋層沉積，目的是防止銅原子在溫度 400 ℃下的退火過(guò)程的 TSV 中擴(kuò)散。另外，阻擋層也作為絕緣層和銅層之間的粘合層。常見(jiàn)的作為阻擋層的的材料是 Ti、Ta、TaN、TiN；根據(jù) TSV 的尺寸來(lái)選擇物理氣相沉積（PVD）、化學(xué)氣相沉積（CVD）或原子層沉積（ALD）法來(lái)實(shí)現(xiàn)。

金屬阻擋層使用 PVD 沉積，如鉭和鈦。溫度要求低是這種方法最大的特點(diǎn)，但是其階梯覆蓋率也低，很容易產(chǎn)生較高縱橫比（>10:1）的TSV[6]。沉積較厚的金屬阻擋層可以克服階梯覆蓋低的缺點(diǎn)，但會(huì)使生產(chǎn)成本變高。TiN 或 TiN 阻擋層可以用化學(xué)氣相沉積法沉積，具有均勻性好的優(yōu)點(diǎn)、但需要較高的加工溫度。

在下面的過(guò)程中，銅種子通常采用物理氣相沉積法沉積在 TSV 中。在 IMEC 研究中，采用 ALD 法 TiN 作為阻擋層，制造了均勻性約 80%，尺寸 2×30 μm 的 TSV（縱橫比 =15）。成本和減少阻擋層和種子層過(guò)程的熱預(yù)算是 TSV 應(yīng)用中的關(guān)鍵挑戰(zhàn)。

在后端工序互聯(lián)之后用于設(shè)備可靠性檢測(cè)的溫度是一個(gè)值得關(guān)注的問(wèn)題。采用低溫下進(jìn)行的全濕法對(duì)高縱橫比的 TSV 的阻擋層和銅種子層實(shí)現(xiàn)無(wú)電鍍沉積，用金納米粒子（Au NPs）或鈀納米粒子（Pd NPs）作為催化劑實(shí)現(xiàn)鈷-鎢和銅的阻擋層/種子層的無(wú)電鍍沉積。一個(gè) TSV 不同位置的吸附鈀納米粒子在室溫下 3 小時(shí)后的形態(tài)，如圖 3 所示。Pd NPs 沉積均勻地分布在整個(gè)尺寸為 2×24 μm 的 TSV 中，沒(méi)有觀察到鈀結(jié)塊。盡管全濕法阻擋層和種子層在較低溫度下有較好的階梯覆蓋率，但它的可靠性還需要更多的實(shí)驗(yàn)來(lái)證明。

2.4 TSV 填充

TSV 填充電鍍銅有三種方法：共形電鍍，自下而上的密封凸點(diǎn)電鍍，和超共形電鍍。電鍍方法是以各種三維集成應(yīng)用為基礎(chǔ)的?？偟膩?lái)說(shuō)，TSV 的結(jié)構(gòu)是深度在 10 到 200μm 之前的典型的圓柱形孔。TSV 的深度取決于芯片或晶圓鍵合時(shí)的所需厚度，而 TSV 縱橫比的大小則由介電膜、阻擋層和種子層和填充過(guò)程決定的。

2.4.1 共形電鍍

共形度銅與晶圓級(jí)芯片規(guī)模封裝中線路鍍銅相似。以 CIS 應(yīng)用作為一個(gè)例子，它的主要過(guò)程包括硅的深反應(yīng)離子刻蝕到 CMOS 金屬層，通孔的氧化物隔離，阻擋層和種子層 PVD 沉積，最后對(duì) RDL共形鍍銅。在抗蝕劑掩模中銅厚 5～10μm。然而，由于銅種子層的不連續(xù)性，僅有縱橫比為 3 的 TSV 得以應(yīng)用。

2.4.2 自下而上密封凸點(diǎn)電鍍

TSV 自下而上密封凸點(diǎn)電鍍法的一個(gè)優(yōu)點(diǎn)是能夠有效避免通孔填充過(guò)程中產(chǎn)生空隙。此外，自下而上填充法適合后通孔工藝。它通常需要在底部的銅種子層的臨時(shí)鍵合或粘貼技術(shù)來(lái)完成填充過(guò)程。載體晶圓的去除會(huì)帶來(lái)額外的花費(fèi)和可靠性問(wèn)題，因此有一種新型的 TSV 自下而上密封凸點(diǎn)電鍍銅填充法。該工藝流程為：

（1）TSV 刻蝕，（2）減薄，（3）氧化隔離，（4）種子層沉積，（5）光刻膠標(biāo)記，（6）制造密封凸點(diǎn)，（7）TSV 凸點(diǎn)電鍍，（8）最終刻蝕。掃描電鏡、光學(xué)顯微鏡和 X 射線分析都能觀察到，自下而上填充法不會(huì)產(chǎn)生缺陷。

2.4.3 超共形電鍍

超共形電鍍銅填充的適用尺寸有較大的范圍，從鑲嵌尺寸到用于應(yīng)用設(shè)備的較大尺寸。通過(guò) X 射線觀測(cè)到銅覆蓋層和阻擋層用 CMP 去除后，TSV 中沒(méi)有縫隙。

此外，三步 PPR 電流波形法減少了銅填充時(shí)間和 TSV 填充的缺陷。然而，由于使用可以減少通孔側(cè)壁銅離子的脈沖反向電流，填充高縱橫比的 TSV 需要很長(zhǎng)的時(shí)間。因此，三維集成中縮短 TSV 填充時(shí)間是很有必要的。提高充填效率的優(yōu)化方法有多種，包括陽(yáng)極位置優(yōu)化，多級(jí) TSV 填充，電鍍電流密度優(yōu)化。

最后，使用 CMP 來(lái)去除晶片表面的銅覆蓋層和阻擋層?？偟膩?lái)說(shuō)，這項(xiàng)技術(shù)需要兩個(gè)步驟。第一步是去除通孔填充后的厚的銅凹坑或凹槽，到阻擋層停止。第二步是去除阻擋層，到絕緣層停止。選擇不同的漿料來(lái)實(shí)現(xiàn)隔離，避免凹陷和侵蝕。

2.5 TSV銅暴露

另一個(gè)關(guān)鍵步驟是由于銅材料和硅襯底之間熱膨脹系數(shù)不匹配帶來(lái)的 TSV 擠壓或 TSV 凸點(diǎn)問(wèn)題。銅的熱膨脹系數(shù)為 17.6 ppm／℃，高于硅的 2.6 ppm／℃，引起電介質(zhì)層開(kāi)裂和分層等可靠性問(wèn)題。通過(guò)對(duì)一系列不同條件下退火工藝的實(shí)驗(yàn)，得出了退火工藝的影響。Cu 從退火溫度在 350 ℃ 開(kāi)始凸起，一直到 450 ℃。銅的突出現(xiàn)象，有兩種可能的機(jī)制。第一個(gè)機(jī)制是在退火過(guò)程中垂直擴(kuò)展的銅材料塑性變形。第二種機(jī)制是由于當(dāng) TSV 中應(yīng)力分布不均勻引起的擴(kuò)散蠕變。通過(guò)對(duì)電鍍工藝之后的 TSV 進(jìn)行適當(dāng)?shù)念A(yù)退火處理來(lái)減少硅應(yīng)力是很有必要的，然后，用 CMP 去除多余銅。
? ? ??3、 TSV制程關(guān)鍵工藝設(shè)備

TSV制作工藝包括以下幾步：通孔制作；絕緣層、阻擋層和種子層的沉積；銅填充；通過(guò)化學(xué)機(jī)械拋光去除多余的金屬；晶圓減??；晶圓鍵合等。

每一步工藝都有相當(dāng)?shù)募夹g(shù)難度，在通孔制作步驟，保持孔的形狀和控制角度非常重要，通過(guò)Bosch工藝來(lái)實(shí)現(xiàn)深孔刻蝕；在沉積絕緣層、阻擋層和種子層時(shí)，需要考慮各層的均勻性和粘附性；銅填充時(shí)必須避免空洞等缺陷，這樣填充的銅可以在疊層器件較高的溫度下保持正常的電性能；一旦完成了銅填充，則需要對(duì)晶圓進(jìn)行減?。蛔詈笫沁M(jìn)行晶圓鍵合。

TSV制作流程會(huì)涉及到深刻蝕、PVD、CVD、銅填充、微凸點(diǎn)及RDL電鍍、清洗、減薄、鍵合等二十余種設(shè)備，其中通孔制作、絕緣層/阻擋層/種子層的沉積、銅填充、晶圓減薄、晶圓鍵合等工序涉及的設(shè)備最為關(guān)鍵，在某種程度上直接決定了TSV的性能指標(biāo)。

3.1 深硅刻蝕設(shè)備

通常情況下，制造硅通孔（經(jīng)常穿透多層金屬和絕緣材料）采用深反應(yīng)離子刻蝕技術(shù)（DRIE），常用的深硅刻蝕技術(shù)又稱(chēng)為“Bosch（博氏）”工藝，有最初發(fā)明該項(xiàng)技術(shù)的公司命名。

如下圖所示，一個(gè)標(biāo)準(zhǔn)Bosch工藝循環(huán)包括選擇性刻蝕和鈍化兩個(gè)步驟，其中選擇性刻蝕過(guò)程采用的是SF6和O2兩種氣體，鈍化過(guò)程采用的是C4F8氣體。在Bosch工藝過(guò)程中，首先利用SF6等離子體刻蝕硅襯底，接著利用C4F8等離子體作為鈍化物沉積在硅襯底上，在這些氣體中加入O2等離子體，能夠有效控制刻蝕速率與選擇性。因此，在Bosch刻蝕過(guò)程中很自然地形成了貝殼狀的刻蝕側(cè)壁。

目前深硅刻蝕設(shè)備主要由美國(guó)應(yīng)用材料、泛林半導(dǎo)體等設(shè)備廠商控制。從國(guó)內(nèi)看，近年來(lái)在國(guó)家科技重大專(zhuān)項(xiàng)支持下，中微半導(dǎo)體、北方微電子等廠家研制的深硅等離子刻蝕機(jī)可以投入硅通孔刻蝕的研發(fā)及量產(chǎn)中。尤其DSE200系列刻蝕機(jī)是北方微電子公司于2012年推出的首款深硅等離子刻蝕機(jī)，該刻蝕機(jī)能實(shí)現(xiàn)高達(dá)50:1的硅高深寬比刻蝕，并同時(shí)實(shí)現(xiàn)優(yōu)良的側(cè)壁形貌控制、穩(wěn)定的均勻性、極高的刻蝕選擇比。

? ? ?3.2 PVD/CVD沉積設(shè)備

硅通孔形成后，通過(guò)等離子體增強(qiáng)化學(xué)氣相沉積法（PECVD）在硅孔內(nèi)表面沉積一層絕緣材料SiO2，工藝溫度低，在100～400 ℃進(jìn)行沉積，是TSV孔絕緣的主流技術(shù)之一。今年來(lái)ICP-PECVD新型等離子氣相增強(qiáng)化學(xué)沉積設(shè)備被引入進(jìn)行TSV孔絕緣層的填充，與常規(guī)PECVD不同之處在于，其射頻功率通過(guò)電感耦合至工藝腔室，配合耦合至反應(yīng)室襯底的射頻源可以提高反應(yīng)離子的方向性，典型的ICP-PECVD工藝腔設(shè)計(jì)下圖所示。ICP-PECVD沉積SiO2的工藝溫度低至20～100 ℃，反應(yīng)離子濃度高，有助于提高對(duì)TSV孔的填充效率。

絕緣層做好后，通過(guò)物理氣相沉積法（PVD）沉積金屬擴(kuò)散阻擋層和種子層，為后續(xù)的銅填充做好準(zhǔn)備。如果填充材料為多晶硅或者鎢，則不需要種子層。

后續(xù)的電鍍銅填充要求TSV側(cè)壁和底部具有連續(xù)的阻擋層和種子層。種子層的連續(xù)性和均勻性被認(rèn)為是TSV銅填充最重要的影響因素。根據(jù)硅通孔的形狀、深寬比及沉積方法不同，種子層的特點(diǎn)也各有不同，種子層沉積的厚度、均勻性和粘合強(qiáng)度是很重要的指標(biāo)。

3.3 電鍍銅填充設(shè)備

很多成本模型顯示，TSV填充工藝是整個(gè)工藝流程中最昂貴的步驟之一。TSV的主要成品率損耗之一是未填滿的空洞。電鍍銅工藝作為最合適的硅通孔填充技術(shù)受到業(yè)內(nèi)的普遍關(guān)注，其關(guān)鍵技術(shù)在于TSV高深寬比（通常大于10:1）通孔的全填充電鍍技術(shù)。

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國(guó)外有諸多公司已經(jīng)成功研發(fā)該項(xiàng)目技術(shù)并已形成成熟產(chǎn)品，包括NEXX、TECHNIC、Semitool等公司。尤其是美國(guó)NEXX公司是先進(jìn)封裝領(lǐng)域的專(zhuān)用設(shè)備供應(yīng)商，其中Stratus S200（4～8英寸）、S300(8～12英寸)全自動(dòng)電鍍?cè)O(shè)備已應(yīng)用于全球各大封裝廠家的12英寸及以下規(guī)格的晶圓量產(chǎn)生產(chǎn)中，可用于TSV、凸點(diǎn)、UBM、RDL、銅互連等制程。見(jiàn)圖。

NEXX公司系列電鍍?cè)O(shè)備銷(xiāo)往全球，其中亞洲封測(cè)廠家占75%。據(jù)了解國(guó)內(nèi)封裝龍頭企業(yè)長(zhǎng)電、富士通等的產(chǎn)線上都在使用Stratus系列設(shè)備。該系列設(shè)備采用剪切電鍍方式，具有鍍層均勻、結(jié)構(gòu)緊湊、易于擴(kuò)展等優(yōu)點(diǎn)，為封測(cè)廠家提供了質(zhì)量穩(wěn)定、生產(chǎn)效率高、占地小的一款自動(dòng)設(shè)備。

垂直剪切鍍單元作為該設(shè)備的核心部分（見(jiàn)圖），主要包括陽(yáng)極、屏蔽件、晶圓夾具、剪切屏及驅(qū)動(dòng)電機(jī)等。整體單元框架上分別布置以上各件的安裝導(dǎo)槽、提高鍍層均勻性的剪切屏、直流導(dǎo)電夾緊機(jī)構(gòu)。各個(gè)部件主體均采用氟塑料材質(zhì)板，單元整體為用螺栓、密封件將各個(gè)部件連接組合。

目前國(guó)內(nèi)研究機(jī)構(gòu)在TSV單項(xiàng)技術(shù)上取得一些研究結(jié)果，但是對(duì)于電鍍相關(guān)工藝設(shè)備幾乎并無(wú)廠家涉及，只有中國(guó)電子科技集團(tuán)公司第二研究所在進(jìn)行TSV銅填充工藝技術(shù)的研究，并有相關(guān)實(shí)驗(yàn)設(shè)備交付客戶使用。

3.4 晶圓減薄設(shè)備

TSV要求晶圓減薄至50 μm甚至更薄，要使硅孔底部的銅暴露出來(lái)，為下一步的互連做準(zhǔn)備。目前晶圓減薄可以通過(guò)機(jī)械研磨、化學(xué)機(jī)械拋光、濕法及干法化學(xué)處理等不同的加工工序來(lái)實(shí)現(xiàn)，通過(guò)它們之間有機(jī)的結(jié)合，并優(yōu)化這幾道工序的比例關(guān)系，保證晶圓既能減薄到要求的厚度，又要有足夠的強(qiáng)度。目前四種主要晶圓減薄方法對(duì)比見(jiàn)下表。

在要求＜50 μm這個(gè)厚度上，晶圓很難容忍減薄過(guò)程中的磨削對(duì)晶圓的損傷及內(nèi)在應(yīng)力，其剛性也難以使晶圓保持原有的平整狀態(tài)，同時(shí)后續(xù)工藝的晶圓傳遞、搬送也遇到了很大的問(wèn)題。目前業(yè)界的主流解決方案是采用一體機(jī)的思路，將晶圓的磨削、拋光、保護(hù)膜去除、劃片膜粘貼等工序集合在一臺(tái)設(shè)備內(nèi)，晶圓從磨片一直到粘貼劃片膜為止始終被吸在真空吸盤(pán)上，始終保持平整狀態(tài)，從而解決了搬送的難題。

右圖是東京精密公司的一體機(jī)PG200/300的基本配置示意圖。圖中PG部分是磨片和拋光的集成體。通過(guò)一個(gè)帶有4個(gè)真空吸盤(pán)的大圓盤(pán)回轉(zhuǎn)臺(tái)360°順時(shí)針旋轉(zhuǎn)，使晶圓在不用離開(kāi)真空吸盤(pán)的情況下就可以依次送到粗磨、精磨、拋光等不同的加工工位，完成整個(gè)減薄過(guò)程。

減薄好的晶圓從PG處轉(zhuǎn)移到RM處，它是通過(guò)一個(gè)多孔陶瓷吸盤(pán)來(lái)完成。RM部分主要是完成保護(hù)膜的去除和劃片膜的粘貼。由于保護(hù)膜的剝離需要在晶圓的正面動(dòng)作，所以必須將晶圓進(jìn)行反轉(zhuǎn)。由于晶圓厚度很薄，翻轉(zhuǎn)難度很大。東京精密公司把傳統(tǒng)剝膜工藝的后續(xù)工藝——貼膜工藝前移，利用劃片膜粘貼到框架上所具有的平整性和張力來(lái)給晶圓提供支撐，從而解決這一問(wèn)題。

3.5 晶圓鍵合設(shè)備

晶圓鍵合最初是為MEMS制造工藝而開(kāi)發(fā)，主要作為晶圓級(jí)覆蓋技術(shù)?，F(xiàn)在晶圓鍵合不僅用于覆蓋MEMS晶圓，而且也用于堆疊具有不同功能的晶圓，通過(guò)TSV實(shí)現(xiàn)晶圓的3D堆疊。

目前晶圓鍵合主要有直接氧化物鍵合、陽(yáng)極鍵合、粘接鍵合、基于焊料的鍵合、金屬—金屬直接鍵合、超聲鍵合、玻璃介質(zhì)鍵合等等。但是，因?yàn)镃MOS器件熱預(yù)算的緣故，與TSV互連的CMOS晶圓兼容的鍵合工藝僅僅局限于直接氧化物鍵合、金屬鍵合（Cu-Cu或Cu-Sn-Cu）、粘接鍵合和這幾種方法的組合。其中Cu-Cu直接鍵合與其它鍵合方法對(duì)比有種種優(yōu)點(diǎn)：電阻率較低、抗EM較好、互連RC延遲減少，可以同時(shí)實(shí)現(xiàn)機(jī)械和電學(xué)的接觸界面。

不過(guò)，可靠地Cu-Cu鍵合對(duì)于大多數(shù)應(yīng)用僅從高溫、高壓和長(zhǎng)工藝時(shí)間產(chǎn)生，主要是因?yàn)樗行纬勺匀谎趸锏膬A向，對(duì)器件可靠性有不利影響?，F(xiàn)在，工藝溫度高是Cu-Cu直接鍵合的主要瓶頸之一，因?yàn)樗o器件可靠性及制造良率產(chǎn)生負(fù)面影響。另外，高溫下對(duì)晶圓之間的對(duì)準(zhǔn)精度也產(chǎn)生了不利影響。

基于此，領(lǐng)先地晶圓鍵合設(shè)備供應(yīng)商奧地利EVG公司開(kāi)發(fā)了光學(xué)對(duì)準(zhǔn)、低溫Cu-Cu熱壓鍵合工藝，對(duì)準(zhǔn)精度達(dá)到了亞微米。
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四、玻璃穿孔技術(shù)（TGV）

硅基轉(zhuǎn)接板2.5 D集成技術(shù)作為先進(jìn)的系統(tǒng)集成技術(shù)，近年來(lái)得到迅猛的發(fā)展。但硅基轉(zhuǎn)接板存在兩個(gè)的主要問(wèn)題：1）成本高，硅通孔（TSV）制作采用硅刻蝕工藝，隨后硅通孔需要氧化絕緣層、薄晶圓的拿持等技術(shù)；2) 電學(xué)性能差，硅材料屬于半導(dǎo)體材料，傳輸線在傳輸信號(hào)時(shí)，信號(hào)與襯底材料有較強(qiáng)的電磁耦合效應(yīng)，襯底中產(chǎn)生渦流現(xiàn)象，造成信號(hào)完整度較差（插損、串?dāng)_等）。作為另一種可能的替代硅基轉(zhuǎn)接板材料，玻璃通孔（TGV）轉(zhuǎn)接板正在成為半導(dǎo)體企業(yè)和科研院所的研究熱點(diǎn)。

和TSV相對(duì)應(yīng)的是，作為一種可能替代硅基轉(zhuǎn)接板的材料，玻璃通孔（TGV）三維互連技術(shù)因眾多優(yōu)勢(shì)正在成為當(dāng)前的研究熱點(diǎn)，與硅基板相比，TGV的優(yōu)勢(shì)主要體現(xiàn)在：

1）優(yōu)良的高頻電學(xué)特性。玻璃材料是一種絕緣體材料，介電常數(shù)只有硅材料的1/3左右，損耗因子比硅材料低2-3個(gè)數(shù)量級(jí)，使得襯底損耗和寄生效應(yīng)大大減小，保證了傳輸信號(hào)的完整性；

2）大尺寸超薄玻璃襯底易于獲取。Corning、Asahi以及SCHOTT等玻璃廠商可以提供超大尺寸（>2m × 2m）和超薄（<50μm）的面板玻璃以及超薄柔性玻璃材料。

3）低成本。受益于大尺寸超薄面板玻璃易于獲取，以及不需要沉積絕緣層，玻璃轉(zhuǎn)接板的制作成本大約只有硅基轉(zhuǎn)接板的1/8；

4）工藝流程簡(jiǎn)單。不需要在襯底表面及TGV內(nèi)壁沉積絕緣層，且超薄轉(zhuǎn)接板中不需要減??；

5）機(jī)械穩(wěn)定性強(qiáng)。即便當(dāng)轉(zhuǎn)接板厚度小于100μm時(shí)，翹曲依然較??；

6）應(yīng)用領(lǐng)域廣泛。除了在高頻領(lǐng)域有良好應(yīng)用前景，作為一種透明材料，還可應(yīng)用于光電系統(tǒng)集成領(lǐng)域，氣密性和耐腐蝕性優(yōu)勢(shì)使得玻璃襯底在MEMS封裝領(lǐng)域有巨大的潛力。

近年來(lái)，國(guó)內(nèi)外許多研究者致力于研發(fā)低成本、小尺寸、細(xì)間距、無(wú)損快速玻璃成孔技術(shù)的開(kāi)發(fā)，如噴砂法、光敏玻璃、等離子體刻蝕、聚焦放電、激光燒蝕等。但是由于玻璃材料的易碎性和化學(xué)惰性，當(dāng)前已有的方法都還存在許多問(wèn)題，距離實(shí)際應(yīng)用和大規(guī)模的量產(chǎn)，還有很長(zhǎng)的路要走。截止目前，玻璃通孔三維互連技術(shù)發(fā)展的主要困難包括：
1）現(xiàn)有的方法雖然可以實(shí)現(xiàn)TGV，但有些方法會(huì)損傷玻璃，造成表面不光滑；有些方法的加工效率低，沒(méi)法大規(guī)模量產(chǎn)；
2）TGV的高質(zhì)量填充技術(shù)，與TSV不同，TGV孔徑相對(duì)比較大且多為通孔，電鍍時(shí)間和成本將增加；
3）與硅材料相比，由于玻璃表面平滑，與常用金屬（如Cu）的黏附性較差，容易造成玻璃襯底與金屬層之間的分層現(xiàn)象，導(dǎo)致金屬層卷曲，甚至脫落等現(xiàn)象。

1、 玻璃穿孔主要技術(shù)

1.1玻璃穿孔成孔技術(shù)

制約玻璃通孔技術(shù)發(fā)展的主要困難之一就是玻璃通孔成孔技術(shù)，需要滿足高速、高精度、窄節(jié)距、側(cè)壁光滑、垂直度好以及低成本等一系列要求。玻璃通孔成孔技術(shù)可以分為噴砂法、光敏玻璃法、聚焦發(fā)電法、等離子體刻蝕法、激光燒蝕法、電化學(xué)放電加工法、激光誘導(dǎo)刻蝕法。

　　審核編輯：湯梓紅